Reliability in Floating-Gate NAND Flash Memory Devices

Abstract

최근 NAND 플래시 메모리가 점차 고집적, 소형화 되면서 트랩에 전자가capture 또는 emission 되어 발생하는 Random Telegraph Noise (RTN)가 읽기 동작 및 소자의 불안정성 등 심각한 문제를 야기 시키고 있어 메모리 동작 시 중요한 사안으로 대두되고 있다. 또한, Interpoly dielectric (IPD)의 두께가 점점 감소함에 따라, IPD에 존재하는 트랩으로 인해 발생되는 신뢰성문제 또한 중요해지고 있다. 이에 본 논문에서는 Tunneling oxide및 IPD에 존재하는 트랩의 분석을 통해 Floating Gate NAND 플래시 메모리의 신뢰성에 대하여 논하고자 한다. 먼저, Read cell은 NAND string의 구조적인 특성으로 인해 pass cell들의 채널저항 영향을 받게 되며, 트랩의 위치와 에너지 준위를 추출함에 있어 pass cell들의 채널저항을 고려하여야 더욱 정확한 값을 추출할 수 있다는 것을 알 수 있었다. 또한, 최근 소자가 소형화 됨에 따라 인접 cell에 의한 간섭효과가 급속히 커지고 있기 때문에 인접 cell의 간섭효과에 따른 RTN 특성을 보고자 3-D TCAD 시뮬레이션 및 측정을 진행하였다. 인접 cell 상태에 따라, Read cell의 채널 Width 방향의 Electron current density 및 RTN에 의한 비트라인 전류변화, capture/emission time constant가 변화 됨을 3-D TCAD 시뮬레이션 및 측정을 통해 알 수 있었다. 또한, 앞서 pass cell들의 채널저항 효과 및 인접 cell 간섭효과를 이용하여 실제 32nm 및 26nm NAND 플래시 메모리string에서 RTN을 유발하는 트랩의 위치를 Vertical, Lateral, Width 방향으로 추출을 하여 3-D 그래프로 표현을 할 수 있었다. 더 나아가 NAND 플래시 메모리의 읽기 동작 시, RTN의 영향을 줄이기 위하여 ~μsec 범위의 pre-bias를 인가하는 새로운 읽기방법을 제안을 하였으며 측정을 통해 그 효과를 보여주었다. 다음으로는 NAND 플래시 메모리에서 발생하는 hysteresis 현상을 분석하기 위해 pulsed I-V 측정 및 비트라인 전류의 Transient 특성, 시뮬레이션을 진행하였으며, 이는 IPD의 bottom oxide에 존재하는 트랩에 의해 발생된다는 결론을 도출 할 수 있었다. 또한 이런 hysteresis 효과를 줄이기 위해 새로운 읽기방법을 제안을 하였으며 측정을 통해 그 효과를 보여주었다. 마지막 부록에서는 인접 cell 상태에 따라 영향을 받게 되는 간섭효과를 고려하여, 트랩 위치에 따른 비트라인 전류변화에 대한 모델링을 진행하였다. 모델링을 진행하기 위해 electric blockade length 및 트랩 위치가 고려된 Gaussian 형태를 가진 특성 함수를 정의를 하였고 이를 이용하여 트랩에 의한 비트라인 전류변화를 추출할 수 있었다. 3-D TCAD 시뮬레이션 결과와의 비교를 통해 제안된 모델이 매우 정확하다는 것을 알 수 있었고, 제안된 모델을 이용하면 트랩에 의한 비트라인 전류 변화값을 손쉽게 예측할 수 있을 것으로 예상된다.

As flash memory cells continue to decrease in scale, random telegraph noise (RTN) caused by electron capture or emission at trap sites has become an important issue. Fluctuations in the threshold voltage (ΔVth) due to RTN can cause serious problems, such as read errors and device instability. As the thickness of the inter-poly dielectric IPD continues to decrease, the traps in the IPD also lead to reliability issues related to the leakage current and data retention. In this thesis, we investigate the reliability of NAND flash memory with respect to traps not only in the tunneling oxide but also in the IPD of the cell device. We first focus on traps that produce RTN in the tunneling oxide during a read operation. The trap position with respect to the channel surface and the floating-gate (xT) and the trap position along the channel length direction (yT) in the fabricated NAND flash memories were obtained by considering the channel resistance of the pass cells. The RTN in the floating-gate NAND flash cell strings interfered with the adjacent bit-line cell, and the effects of such on the fluctuations in the bit-line current (ΔIBL= high IBL – low IBL) were characterized. The electron current density (Je) of a read cell was found to be appreciably different depending on the position in the channel width direction relative to the interference produced by the adjacent bit-line cells. We verified that ΔIBL due to RTN increases as a high Je position is controlled to be close to a trap position in 32 nm NAND flash memory strings. The adjacent cell interference was shown to affect not only ΔIBL but also the ratio between the capture and the emission time constants [ln(τc/τe)]. We used the interference between the adjacent bit-lines (BLs) to obtain the trap position along the width direction and to represent the 3-D position of the traps in 32 nm and 26 nm NAND flash memory cells for the first time. We propose a new read method that reduces the effects on ΔIBL resulting from RTN. The pre-bias is controlled in the s range, and our method was confirmed to effectively suppress the effect of the RTN during read operations in NAND flash memory. Second of all, we investigate the hysteresis phenomenon in the floating-gate NAND flash memory strings, which originates from the traps in the bottom oxide of the oxide/nitride/oxide blocking dielectric (IPD). The hysteresis phenomenon in the floating-gate NAND flash memory strings is analyzed by measuring pulsed I-V and fast transient IBL. A new read method that suppresses the effect of the hysteresis phenomena was also proposed in order to reduce the read failures in NAND flash memory. In the Appendix, ΔIBL is modeled with the trap position as a parameter for the state (program or erase) of the adjacent bit-line cells, and it is observed to appreciably affect the current density distribution. ΔIBL is modeled by determining the integrated electron current density [J0=f(z)] and the electric blockade length (Lt) by considering the effect of the interference on the adjacent cells. A characteristic function [g(z)] with a Gaussian functional form is defined based on Lt and the trap position within the tunneling oxide from the channel surface (xT). Finally, ΔIBL is extracted by integrating f(z) and g(z). Our model accurately predicts ΔIBL, with the trap position as a parameter of the state of the bit-line cells, showing good agreement with data from a 3-D simulation.