캐시 및 ECC 내장을 통한 DDR4 생산성 향상에 관한 연구

Abstract

디램(DRAM) 공정의 미세화는 지난 수십 년 동안 지속적으로 DRAM의 고용량, 고속 동작의 발전을 가능하게 하였다. 그러나 DRAM 공정의 미세화에 따른 불량 셀들의 발생은 DRAM의 생산 성에 있어 중요한 문제가 되고 있다. 이러한 불량 셀들은 셀의 데이터 유지 시간(retention time) 변화를 유발하여 DRAM 리프레시(refresh) 동작에 부담을 주고 있으며, DRAM의 동작 에러로 연결된다. 일반적인 DRAM의 데이터 복원(resilience) 방식으로는 여분의 로우, 칼럼(spare row, column) 방식과 오류 정정 부호(ECC) 방식이 있다. 그러나 이러한 방식들은 높은 면적 오버헤드로 인해 DRAM의 생산성 저하를 유발한다. 또, DRAM 불량 셀들의 대부분은 균일하게 분포된 불특정 싱글 불량 셀(uniform-randomly distributed single bit errors)들이다. 따라서 이 방식들은 이러한 불량 셀들의 데이터를 수정하기 위해 희생되는 정상 셀들로 인해 면적 비효율적 특성을 갖는다. 또한 불량 셀들을 정상 셀들로 전환하기 위한 회로는 DRAM의 동작 회로(critical path) 중간에 위치하여 DRAM의 성능 저하를 유발한다. 본 논문은 균일하게 분포된 불특정 싱글 불량 셀들을 수정하기 위한 기존의 일반적인 데이터 복원 방식을 대신하여 DRAM의 생산성을 향상시킬 수 있는 아키텍처를 제안하고 그 효율을 분석하였으며, 이와 함께 오늘날 디디알4(DDR4) 디바이스 내부에서의 ECC 적용 가능성에 대해 분석하였다. 본 논문의 제안 방식은 DRAM 내부에 작은 캐시를 적용하여 불량 셀들을 DRAM의 정상 셀이 아닌 캐시로 수정하는 방식이다. 캐시의 에스램(SRAM) 셀은 DRAM 셀과 비교하여 크지만 균일하게 분포된 불특정 싱글 불량 셀들을 수정하기 위해 희생되는 DRAM 셀들의 면적을 고려하면 보다 효율적으로 DRAM의 생산성을 향상시킬 수 있다. 또 블룸 필터를 이용하여 캐시로의 접근을 제어함으로써 에너지 효율을 얻을 수 있다. DRAM 정상 동작 시 매번 캐시로의 접근을 블룸 필터가 제어하는 것은 불량 셀들의 데이터를 수정하기 위한 DRAM 내의 캐시 적용을 가능하게 한다. 특히 블룸 필터와 캐시는 DRAM의 정상 동작과 병렬로 동작하고, DRAM 동작과 비교하여 빠르게 동작하므로 DRAM 동작의 성능 저하를 유발시키지 않는다. 이와 함께 DDR4 디바이스 내부에서의 ECC 적용은 DRAM 데이 터 코드워드의 크기가 증가함에 따라 면적 오버헤드가 감소하지 만, ECC 회로의 수정 및 덮어쓰기 동작(read-modify-write)으로 인한 동작 성능 저하를 유발한다. 또, ECC의 연산 결과를 DRAM 외부에 전달하기 위한 방안이 요구된다. DRAM 공정이 미세화 될수록 불량 셀들을 수정하기 위한 DRAM 생산업체의 고민은 계속되고 있다. 따라서 본 논문은 정상 셀 대비 불량 셀 비율에 따른 본 논문 방식의 효과와 오늘날 DDR4 디바이스에 ECC를 적용하기 위한 가능성에 대해 분석하였다.

During the past few decades, steady DRAM scaling has enabled higher capacity and faster speed of DRAM. However, faulty DRAM cells have been more frequent through the scaling, becoming a major problem for maintaining DRAM productivity. Faulty cells induce fluctuation in DRAM retention time and lead to DRAM device failures. Conventional solutions to repair faulty cells include populating redundant cells and adopting ECC (Error-Correcting Code). However, these become a burden of DRAM productivity due to high area overheads. Uniform-randomly distributed single bit errors are the majority of the faulty cells. Therefore, the conventional solutions are inefficient because they require too many normal cells per faulty cells and induce degradation in DRAM performance as the needed logic gates lie in critical paths. This thesis proposes a novel architecture for DRAM faulty cells to improve DRAM productivity over conventional solutions and identifies the possibilities of implementing ECC in DDR4. We add a small SRAM cache in DRAM device to repair faulty cells instead of normal DRAM cells. The area of an SRAM cell is higher than that of a DRAM cell, but implementing a cache in DRAM is area efficient compared to sacrificing rows of normal DRAM cells per uniform-randomly distributed single bit error. Also, using a bloom filter reduces the energy overhead by filtering most accesses to the SRAM cache that would miss anyway. Especially, this SRAM cache and Bloom filter operate in parallel with normal DRAM accesses, which does not degrade DRAM performance. In implementing ECC in DDR4, the increasing codeword sizes reduce the area overhead, but read-modify-write operation induces the degradation of DRAM performance. And it requires a feature to report the result of ECC back to a memory controller. DRAM scaling makes manufacturers have serious concerns due to faulty cells. Therefore, this thesis also studies the effect of our solutions in accordance with the proportion of faulty cells in DRAM and the possibilities of implementing ECC in DDR4 devices.