Noble Methods for Improvement of Electrical Performance of Metal Induced Lateral Crystallized Thin Film Transistor

Abstract

금속유도 결정화에 의해 제작된 저온 다결정 실리콘 박막 트랜지스터는 액티브 매트릭스 평판 디스플레이에 사용하기에 매력적이다. 그러나, 금속유도 결정화에 의해 제작된 실리콘 박막의 결정 입계에는 니켈 실리사이드가 존재하며, 이러한 니켈 실리사이드는 큰 누설 전류를 유발한다. 본 연구에서는 게터층으로 비정질 실리콘, 에치 스톱층으로 실리콘 산화막을 사용하여 니켈 불순물을 제거하는 게터링 방법을 이용하여 금속유도 결정화 다결정 실리콘 박막 트랜지스터의 누설 전류를 감소시켰다. 금속유도 결정화 다결정 실리콘 박막의 니켈 트랩 상태 밀도가 게터링에 의해 감소하였으며, 그 결과 금속유도 결정화 다결정 실리콘 박막 트랜지스터의 누설 전류가 감소하였다. 또한, 게터링 횟수가 증가 할수록 금속유도 결정화 다결정 실리콘 박막 트랜지스터의 누설 전류가 점차적으로 감소 하였다. 이러한 게터링에 의한 누설전류 감소 효과를 설명하기 위해 적절한 모델을 제시하였다. 또한 게터링을 니켈 실리사이드 유도 측면결정화 다결정 실리콘 박막 트랜지스터에 적용하여 누설 전류를 더욱 감소 시켰다. 금속유도 측면결정화에 의해 제작된 다결정 실리콘 박막 트랜지스터는 대규모 액티브 매트릭스 평판 디스플레이의 스위칭 및 구동 소자로서 매력적인 장치 중 하나이다. 하지만 금속유도 측면결정화에 의해 제작된 다결정 실리콘 박막 트랜지스터는 누설전류가 크다는 단점을 가지고 있다. 금속유도 측면결정화 다결정 실리콘 박막 트랜지스터의 누설 전류는 게이트 절연체와 다결정 실리콘 활성층 사이의 계면에서 니켈 불순물에 기인한 하전된 트랩 상태에 의해 유도되고, 트랩 상태는 게이트와 드레인 사이의 높은 전계에 의해 활성화된다. 본 연구에서는 2중 노광 방법으로 드레인 오프셋 영역을 형성하여 금속유도 측면결정화 다결정 실리콘 박막 트랜지스터의 누설전류를 감소시켰다. 본 연구에서는 boron 이 금속유도 측면결정화 성장 속도에 미치는 영향을 토대로, boron이 비정질 실리콘의 결정화에 미치는 영향에 대하여 연구하였다. 저압 화학 기상 증착법 및 플라즈마 강화 화학 기상 증착법으로 증착된 비정질 실리콘은 boron에 의한 결정화에 있어 상이한 결과를 보였다. 저압 화학 기상 증착법으로 증착된 비정질 실리콘에 boron 을 도핑 하였을 경우, 니켈을 증착하지 않아도 560℃에서 2시간 내에 실리콘이 결정화 되었지만 플라즈마 강화 화학 기상 증착법으로 증착된 비정질 실리콘은 boron 이 도핑 되어도 니켈 없이는 결정화가 되지 않았다. 하지만 플라즈마 강화 화학 기상 증착법으로 증착된 비정질 실리콘에 boron 을 도핑 할 경우 금속유도 측면결정화 성장 속도가 상당히 증가하였다. 수소 분위기에서 열처리 할 경우 금속유도 측면결정화 성장 속도가 감소하였으며, boron 에 의해 결정화된 실리콘의 면저항이 증가 하였다. 본 연구에서는 이러한 원인을 규명하기 위해 boron 에 의한 실리콘 결정화의 적절한 모델을 제시하였다. 일반 유리기판과 열처리된 유리기판 위에 금속유도 측면결정화 다결정 실리콘 박막 트랜지스터를 제작하여 압축응력이 금속유도 측면결정화 성장 속도 및 전기적 특성에 미치는 영향을 연구하였다. 유리기판의 수축을 억제하기 위해 사전에 550℃에서 40시간동안 유리기판을 열처리하였다. 결정화 및 전기적 활성화 후 일반 유리기판의 변형률은 0.0067% 이었고 열처리된 유리기판의 변형률은 0.0012% 이었다. 일반 유리기판 위에서의 금속유도 측면결정화 성장 속도는 열처리된 유리기판 위에서의 금속유도 측면결정화 성장 속도 보다 느렸다. 유리기판의 수축으로 인한 압축변형은 다결정 실리콘 박막에 마이크로 크랙 및 공극을 증가 시킨 것으로 생각 되며, 그 결과 일반 유리기판 위에 제작된 다결정 실리콘 박막 트랜지스터 의 field effect mobility, threshold voltage, subthreshold slope 이 악화 된 것으로 볼 수 있다. 그리고 일반 유리기판 위에 제작된 다결정 실리콘 박막 트랜지스터는 소자 위치에 따른 불균일한 전기적 특성을 보였다. 반면에, 열처리된 유리기판 위에 제작된 다결정 실리콘 박막 트랜지스터는 뛰어난 전기적 특성과 소자 위치에 따른 균일한 전기적 특성을 보였다.

Low-temperature polycrystalline-silicon (poly-Si) thin-film transistors (TFTs) fabricated via metal-induced crystallization (MIC) are attractive candidates for use in active-matrix flat-panel displays. However, these exhibit a large leakage current due to the nickel silicide being trapped at the grain boundaries of the poly-Si. We reduced the leakage current of the MIC poly-Si TFTs by developing a gettering method to remove the Ni impurities using a Si getter layer and natively-formed SiO2 as the etch stop interlayer. The Ni trap state density (Nt) in the MIC poly-Si film decreased after the nickel silicide gettering, and as a result, the leakage current of the MIC poly-Si TFTs decreased. Furthermore, the leakage current of MIC poly-Si TFTs gradually decreased with additional gettering. To explain the gettering effect on MIC poly-Si TFTs, we suggest an appropriate model. Gettering method was also applied to nickel silicide seed induced lateral crystallized (SILC) poly-Si TFTs. Although the nickel silicide was already reduced by SILC, the nickel silicide in the SILC poly-Si film could be further reduced through gettering. As a result, the leakage current of the SILC poly-Si TFTs decreased. Poly-Si TFT fabricated by metal-induced lateral crystallization (MILC) is an attractive candidate for switching and driving elements in large-scaled active-matrix flat-panel displays. However, the MILC poly-Si TFTs have a large leakage current. The leakage current of MILC poly-Si TFTs is induced by charged trap state which is originated from Ni impurities at the interface between gate insulator and poly-Si active layer, and the trap state is activated by high electric field between the gate and the drain. In this study, we developed a double exposure method to form drain offset region. The leakage current of MILC poly-Si TFTs fabricated by double exposure method drastically decreased. In this study, based on the effect of boron on MILC growth rate, we investigated the effects of boron on the crystallization of amorphous silicon (a-Si). Low pressure chemical vapor deposition (LPCVD) a-Si and plasma enhanced chemical vapor deposition (PECVD) a-Si showed different tendencies in crystallization by boron. When LPCVD intrinsic a-Si was doped with boron, a-Si was crystallized without Ni at 560 °C within 2 h, whereas boron-doped PECVD a-Si was not crystallized without Ni. However, the MILC growth rate of boron-doped PECVD a-Si significantly increased. The MILC growth was suppressed when annealed in hydrogen ambient, and the sheet resistance of boron-induced crystallized Si annealed in hydrogen ambient was higher than that annealed in vacuum. To elucidate these phenomena, we suggested an appropriate model of boron-induced silicon crystallization. MILC poly-Si TFTs were fabricated on the compacted glass and the bare glass substrate, and we investigated compressive stress effects on MILC growth rate and electrical properties of MILC poly-Si TFTs. We compacted the glass at 550 °C for 40 h to suppress glass substrate shrinkage. The strain rate of the bare glass substrate was 0.0067% and that of the compacted glass substrate was 0.0012% after crystallization and electrical activation. The MILC growth rate on the bare glass substrate was lower than that on the compacted glass substrate. Compressive strain resulting from glass substrate shrinkage generally increases the size of the micro-cracks and vacancies in Si film, and as a result, field effect mobility, threshold voltage and subthreshold slope of the MILC poly-Si TFTs fabricated on the bare glass substrate deteriorated. The uniformity of electrical properties of MILC poly-Si TFTs was degraded on the bare glass substrate. On the other hand, the MILC poly-Si TFTs fabricated on the compacted glass substrate showed excellent uniformity of electrical properties.