Design Methodology of Clock Networks for TSV Based 3D IC Designs

Abstract

CMOS process technology scaling strategy is faced with critical limitations such as long interconnect wire and huge die size due to the ever increasing high design complexity. To overcome the traditional scaling limitations, various technologies have been studied such as through-silicon via (TSV) based die stacking, 3D device technology, and nano device technology. Among the candidates, TSV based 3D die stacking is considered as the most promising technology in the current manufacturing environment. The main advantages of 3D die stacking are delay, size, and power reduction due to the shortened wires. To facilitate the mainstream acceptance of 3D die stacking technology, this dissertation provides effective methods for 3D clock tree synthesis. First, for the low cost and low power implementation of 3D clock networks, a set of core algorithms for 3D clock tree synthesis is developed: (1) 3D clock tree topology generation algorithm (NN-3D); (2) TSV-optimal layer embedding algorithm (DLE-3D); (3) 3D clock tree routing algorithm (DME-3D). Then, a bounded skew clock tree routing algorithm (BSTDME-3D) is presented to provide an effective method of trading clock skew with power consumption. Based on the core algorithms of 3D clock tree synthesis, practically viable 3D clock tree optimization techniques for pre-bond testable 3D clock trees are proposed to provide low power pre-bond testable 3D clock trees: (1) TSV-buffer aware tree topology generation algorithms (MMM-3D-cap and NN-3D-cap) to minimize the allocation of buffer resources; (2) a novel circuit element (SCCTG) to completely remove the pre-bond test control signal. Finally, the on-package variation (OPV) effect on 3D clock networks is analyzed including the necessity of a post silicon management method with body biasing technique. A parametric yield improvement method is also presented to mitigate the OPV induced 3D clock skew. In summary, this dissertation presents low cost and low power 3D clock tree synthesis solutions with the diverse consideration of non-zero skew bound, pre-bond testability, and on-package variation.

오늘날 지속적으로 증가하는 반도체 설계 복잡도 증가로 인한 도선의 길이 및 반도체 다이 크기의 증가는 허용하기 힘들만큼 심각해 졌으며, 이로 인해 기존 CMOS 공정기술의 미세화 전략을 통한 집적도 향상은 한계점에 도달하고 있다. 이와 같은 전통적인 미세화 전략의 한계를 극복하기 위한 방안으로는 TSV 기반의 다이 적층 기술, 3차원 소자 기술, 그리고 나노 소자 기술 등이 있다. 이 중에서, TSV 기반의 3차원 다이 적층 기술이 현재 기술 수준에서 구현할 수 있는 가장 적당한 방안으로 고려되고 있다. 3차원 다이 적층으로 인한 대표적인 장점으로는 짧은 도선의 길이로 인한 딜레이, 크기 및 전력 소모의 최소화가 있다. 이러한 3차원 다이 적층 기술을 실제 반도체 칩 설계시 많이 사용될 수 있도록 하기 위해서, 본 논문은 3차원 클락 트리 합성을 위한 효과적인 방법을 제공한다. 첫째로, TSV 기반 3차원 집적회로 설계에 있어서, 저비용 및 저전력 3차원 클락 트리 합성을 위한 주요 알고리듬을 제공한다: (1) 3차원 클락 트리 구조 생성 알고리듬 (NN-3D); (2) TSV 최적의 트리 노드 층 할당 알고리듬 (DLE-3D); (3) 3차원 클락 트리 배선 알고리듬 (DME-3D). 그리고, 전력 소모와 클락 스큐의 효과적인 조절 방법으로 스큐 제약조건을 가지는 클락 트리 배선 알고리듬을 보인다 (BSTDME-3D). 또한, 3차원 클락 트리 합성을 위한 주요 알고리듬을 기반으로, 프리본드 테스팅을 지원하는 저전력 클락 트리를 제공하기 위해, 실용적이고 효과적인 3차원 클락 트리 최적화 기법을 제공한다: (1) 버퍼 자원 할당을 최소화하기 위한 TSV-buffer를 고려한 트리 구조 생성 알고리듬 (MMM-3D-cap, NN-3D-cap); (2) 프리본드 테스트 제어 신호를 완전히 제거하기 위한 새로운 회로 소자 (SCCTG) 개발. 마지막으로, 패키지 내의 변동성이 3D 클락 네트웍에 미치는 영향과 바디 바이어싱 같은 포스트 실리콘 관리 방법의 필요성을 분석한다. 또한, 패키지 변동성으로 인한 3차원 클락 스큐를 줄이기 위해 파라미트릭 수율 향상 기법을 소개한다. 요약하면, 본 논문은 클락 스큐, 프리본드 테스팅 및 패키지 내의 변동성을 고려한 저비용, 저전력의 3차원 클락 트리 합성 방법을 제시한다.