Design of Digital PLLs/CDRs with Novel Digital Circuit Techniques

Abstract

In this dissertation, various systematic vulnerabilities throughout the digital phase-locked loop (PLL) and clock and data recovery (CDR) circuitries are solved by employing novel digital / digital-driven mixed-signal circuit techniques. Unlike traditional analog design approaches, the design constraints of these timing circuits can be efficiently mitigated by exploiting the scalability or programmability of digital technologies. For instance, convenient calibration implementations and realization of specific transfer functions are exemplary cases. Throughout this research, the challenges that have been focused on are: improvement of 1) jitter transfer characteristic of PLL and constant time-to-digital conversion (TDC) gain, 2) CDR tracking ability to receive spread spectrum (SSC) modulated data, 3) characteristic of 2× the residual amplification performed by multiplying digital-to-analog converter (MDAC) for pipelined analog-to-digital converter (ADC), and 4) hardware cost of the sub-sampling phase-locked loop. First, this dissertation describes a digital PLL (DPLL) that realizes a peaking-free jitter transfer. By eliminating zero in PLLs closed-loop transfer function, fast-stabilization speed without overshoot in the phase domain and absence of jitter peaking in the frequency domain without amplifying in-band noise can be achieved. Unlike the previous studies, peaking-free transfer characteristic of the proposed digital PLL can be achieved solely by modifying the digital loop filter (DLF). Moreover, this DPLL adopts a new-type time-to-digital converter (TDC), which consists of sigma-delta modulator (DSM) and phase-to-digital converter (phase DAC) in order to add oversampling clocks to time-varying random offset. By doing this, the proposed TDC realizes a uniform and linear TDC transfer function independent of process, voltage, temper- ature (PVT), and jitter. The proposed PLL is fabricated in 65nm low-power (LP) CMOS process, and the measured result shows a fast settling speed of 1.58μs. Second, this dissertation proposes an auxiliary digital controller to allow receivers to receive deep spread-spectrum clock (SSC) modulated data with large timing margin. The proposed digital controller for SSC tracking implements an integral-based mean-tracking (IBMT) algorithm, which allows for noise-tolerant and accurate SSC timing recovery. According to analysis on this circuit, estimation error in restoring the timing of SSC deflection points is as low as 0.01%, and the timing error does not exceed 1.5% even when 20-dB signal-to- noise-plus-distortion ratio (SNDR) noise source is applied. The simulation result for the entire CDR equipped with this IBMT loop has 1.57× improved timing margin in comparison with a second-order PLL-based digital CDR when tracking 30 kHz, 50,000-ppm SSC data. Third, this dissertation introduces the design of a sub-sampling digital PLL (SS-DPLL) with a time-based pipelined ADC. The main component, the multiplying digital-to-analog converter (MDAC), utilizes combination of integrator & fire (I&F) circuitries and digital CMOS logic gates to achieve efficient time- domain design. It exhibits constant and calibration-free 2× residue gain. Therefore, pipelined ADC utilizing the MDAC stages can be implemented with efficient power/area and can reduce complicated calibration strategy. In addition, the proposed time-based pipelined ADC can replace the existing ADCs in the SS-DPLL to reduce the hardware complexity and total power of the SS-DPLL. According to the simulation results, the figure-of-merit (FOM) of the proposed time domain pipelined ADC is 24.6 fJ/conv and the ENOB/SNDR are 8.25 bit/51.5 dB, respectively. The FOM of the 9-GHz SS-DPLL with this pipelined ADC is about -239dB.

본 학위 논문은 디지털 방식의 위상동기루프 (PLL) 와 데이터 및 클럭 복원 회로 (CDR)의 분야 전반에 걸친 여러 시스템상 취 약점들을 참신한 디지털 및 혼성신호 회로들을 도입해서 해결한 점에서 의의가 있다. 기존의 아날로그 설계의 접근 방식과는 다 르게 디지털 기술들의 확장성 또는 프로그래밍 가능성을 이용하 면 이러한 타이밍 회로들의 설계 제한 조건들을 완화시킬 수 있 다. 가령, 매우 간소화된 캘리브레이션 구현이나, 특수한 전달 함 수 및 비선형 특성의 구현 같은 것들이 대표적인 예제이다. 본 연구가 디지털 및 디지털 중심의 혼성신호 회로를 이용해서 해결 한 문제들은 PLL의 전달함수 특성 개선, 스프레드 스펙트럼 변조 된 (SSC) 데이터 수신 CDR 의 추적 (tracking) 능력 개선, 파이프 라인 아날로그-디지털 변환기의 2× 잔류 증폭의 특성 개선, 서브- 샘플링 위상 동기 루프의 전력 및 면적 개선 등에 걸쳐 있다. 첫째로, 본 논문은 peaking 이 없는 전달함수를 가진 디지털 PLL 의 설계를 제안하였다. 기존의 2차 PLL이 가지는 폐루프의 전달 함수의 영점을 제거함으로써, 위상 영역에서는 오버슈트를 제거 함으로써 빠른 안정화 속도를 달성하였고, 주파수 영역에서는 지 터 피킹을 제거하여 인밴드 노이즈의 증폭을 막는 솔루션을 제안 하였다. 기존에 발표되었던 연구들과는 다르게, 제안하는 디지털 PLL 의 peaking 이 없는 전달함수는 오직 디지털 필터만 개선하여 달성하였다. 또한, 이 디지털 PLL 에는 시그마-델타 모듈레이터와 위상-디지털 변환기를 이용하여, 시간에 따라 변하는 (time-varying) 오프셋을 가진 과샘플링 (oversampling) 클럭으로 위상 오차 (phase error)를 선형적으로 변환하는 시간-디지털 변환기 (TDC)가 제안되었다. 이 TDC 는 하드웨어 비용이나, 공정, 전압, 온도, 그 리고 지터에 상관없는 일정한 TDC 전달 함수 구현이 가능하다. 제안된 PLL 은 65nm 저전력 CMOS 공정으로 제작되었으며, 측정 결과는 1.58μs 의 매우 빠른 안정화 속도를 나타낸다. 둘째로, 본 논문은 큰 스프레드 스펙트럼 변조가 (SSC) 인가된 데이터를 수신하는 수신기가 큰 타이밍 마진을 가지고 데이터를 추적하도록 하기 위하여, 별도의 디지털 컨트롤러의 설계를 제안 하였다. 제안하는 SSC 추적을 위한 디지털 컨트롤러는 적분-기반 평균-추적 알고리즘을 구현함으로써, 잡음에 대해 내성을 가지며 정확한 SSC 타이밍을 복원이 가능하게 된다. 이 구조의 분석에 따르면, 0.01%의 오차로 SSC 의 타이밍을 복원 하며, 20-dB 의 신호-잡음-외란 비율 (SNDR)의 잡음이 가해질 때도 타이밍 오류가 1.5%를 벗어나지 않는다. 이를 적용한 전체 CDR 에 대한 시뮬레 이션 결과는 30kHz, 50,000-ppm 의 SSC 데이터가 인가될 때, 일반 적인 PLL 기반의 2차 CDR과 비교하였을 때 1.57배 개선된 타이 밍 마진을 가진다. 셋째로, 본 논문은 새로운 시간-베이스의 파이프라인 ADC 를 적 용한 서브-샘플링 디지털 PLL 의 설계에 대해서 소개한다. 주요 회로인 멀티플라잉 디지털-아날로그 변환기 (MDAC)는 시간-도메 인 설계를 가능하게 하는 인테그레이트 앤 파이어 (I&F) 회로와 디지털 로직 게이트들을 조합하여 매우 안정적이고 이득의 캘리브레이션이 필요없는 2× 잔류 증폭을 구현하였다. 이 MDAC 을 적용한 파이프라인 ADC 는 저전력으로 설계가 가능하며, 간단한 타임 오프셋 캘리브레이션만 요구된다. 또한, 이 시간-영역의 파 이프라인 ADC 를 서브-샘플링 디지털 PLL (SS-DPLL) 의 기존 ADC 들을 대체하여, SS-DPLL 의 하드웨어 복잡도 및 전력을 줄이 도록 하였다. 시뮬레이션 결과에 의하면, 시간 영역 파이프라인 ADC 의 성능지수 (FOM)는 24.6fJ/conv 이고, ENOB/SNDR 은 각각 8.25bit/51.5dB 이다. 이 파이프라인 ADC 를 적용한 9-GHz SS- DPLL 의 FOM 은 약 -239dB 이다.