20b+ Energy-Efficient Programmable-Gain Read-Out IC for High-Accuracy Sensing System

Abstract

본 논문에서는 DC 측정 시스템을 위한 고 해상도 고 효율 리드아웃 회로를 제안한다. 제안하는 22-bit 해상도 리드아웃 회로는 주요 신호 경로가 캐패시터형 계측증폭기와 incremental 델타-시그마 아날로그-디지털 변환기로 구성되어 있으며, 각각의 단계 모두 내부적으로 게인을 가지도록 설계되었다. 캐패시터형 계측증폭기는 캐스코드 Miller 보상된 차동 차이 증폭기를 기반으로 clamp 트랜지스터 또한 포함하고 있는 구조로 에너지 효율이 높도록 하였다. 본 완전 차동 리드아웃 회로의 오프셋과 1/f 잡음은 chopping과 correlated double sampling (CDS) 기술을 이용하여 억제되었으며, 해당 기술들은 아날로그-디지털 변환기의 샘플링 속도에 동기화되어 있다. 잔여 저주파 잡음을 줄이기 위하여 내장된 이동평균법 기반의 유한 임펄스 응답 필터에 의한 2차 시스템 단위 chopping 기술이 사용되었다. 본 논문에서 제안하는 리드아웃 회로는 0.13-μm CMOS 공정에서 집적화 되었으며, 21.9-bit 최대 실질 해상도와 7 ppm의 적분비직선성, 그리고 40 uHz의 1/f corner를 달성한다. 또한 제안하는 리드아웃 회로의 실 응용 예로서, 완성된 형태의 고 정밀 저울 시스템의 데모 환경을 구축 및 측정하였다. 제안하는 프로토타입 칩은 3 V 공급전압에서 142 A, 1.5 V 공급전압에서 18 uA 를 소비하며 디지털 필터를 포함한 유효 면적은 0.65 mm2 이다.

In this thesis, a high-resolution energy-efficient programmable-gain read-out IC is proposed. A 22-bit read-out IC is constructed from a capacitively-coupled instrumentation amplifier (CCIA) followed by an incremental delta-sigma (ΔΣ) analog-to-digital converter (ADC), both of which have programmable gain. The CCIA has a cascode Millercompensated differential difference amplifier (DDA) with clamp transistors for energy efficiency. The offset and 1/f noise of the fully differential read-out IC are suppressed by chopping and correlated double sampling (CDS) techniques, which are synchronized with sampling by the ADC. Residual low-frequency noise is reduced by second-order system-level chopping technique with an on-chip moving averaged finite impulse response (FIR) filter. Implemented in a standard 0.13-um CMOS process, the read-out IC achieves a maximum effective resolution (ER) of 21.9-bit, an integral nonlinearity (INL) of 7 ppm, and a 1/f corner of 40 uHz. The chip draws only 142 uA from 3 V supply and 18 uA from 1.5 V supply, and it has an active area of 0.65 mm2 including digital filter.