A Study on Low-Power, High-Speed PAM-4 Transmitter with Current-Driven Feedback Driver

Abstract

The bandwidth requirement of wireline communications has increased exponentially because of the ever-increasing demand for data centers and high-performance computing systems. However, the per-pin bandwidth improvements of high-speed I/O circuits are faced with difficulties due to various limitations of the copper-based channel. As a result, instead of non-return-to-zero (NRZ) signaling, multi-level signaling, which increases the data rate at the same Nyquist frequency, provides an effective solution for the next-generation high-bandwidth I/O interfaces. In special, four-level pulse-amplitude modulation (PAM-4) is widely adopted to meet the bandwidth demand for industrial stand-ards. Conventional PAM-4 transmitters based on typical voltage-driven drivers exhibit limited energy efficiency due to the power-hungry pre-driver and multi-tap feed-forward equalization (FFE) structure. To overcome the drawbacks of existing voltage-driven PAM-4 drivers, in this thesis, the concept of the current-driven feedback driver newly defined by the author is introduced, and two prototypes of low-power, high-speed PAM-4 transmitters using the resistive-feedback (RFB) or the active-feedback (AFB) driver are proposed. As the first prototype, a 28 Gb/s PAM-4 transmitter with a fractionally spaced 3-tap FFE and a Gm-regulated RFB driver is fabricated in 28 nm CMOS technology. Owing to the current-driven characteristic of the driver, the 3-tap FFE is realized at the pre-driver stage in a simplified current-summing manner consuming low power consumption. The output impedance of the driver is controlled by regulating the Gm of the driver cell, which results in good signal integrity. To obtain the appropriate tap delay, a novel topology is introduced for the delay generator to enhance both the delay and the bandwidth. All the transmitter circuits are CMOS-based implemented thanks to the increased bandwidth by using a resistive feedback. The transmitter achieves the data rate of 28 Gb/s while consuming 44.6 mW, which results in the energy efficiency of 1.59 pJ/b. As the second prototype, a 64 Gb/s PAM-4 transmitter with a current-summing 3-tap FFE and a Gm-regulated AFB driver is presented. An AFB inverter-based driver is proposed to achieve a larger output swing compared with the RFB driver with limited output swing. The FFE tap generation is embedded into the serializer to minimize the overhead of FFE, by replacing a power-hungry delay generator. As a result, both the energy efficiency and the operating speed are considerably enhanced compared to the first prototype. A prototype chip is fabricated in 28 nm CMOS technology, and occupies 0.185 mm2. Owing to the improved loop bandwidth of the phase-locked loop (PLL), the integrated RMS jitter from 1 kHz to 40 MHz is measured as 115 fs, which exhibits the state-of-the-art PLL figure-of-merit (FoM) of -244.1 dB. The proposed transmitter achieves the data rate 64 Gb/s while consuming 97.2 mW, which exhibits the best energy efficiency of 1.5 pJ/b among recently reported PAM-4 transmitters with an internal PLL.

최근 데이터 센터나 고성능 컴퓨팅 시스템의 수요가 늘어남에 따라 유선 통신에서 요구되는 대역폭도 기하급수적으로 증가해왔다. 그러나 기존 구리선 기반 채널의 한계점으로 인해 고속 입출력 회로의 핀 당 대역폭 개선은 어려움에 직면해 있다. 그 결과, 비제로 복귀 (NRZ) 신호처리 방식을 대신하여 같은 Nyquist 주파수에서 더 높은 전송 속도를 지원하는 다중레벨 신호처리 방식이 차세대 고속 입출력 인터페이스를 위한 해결책으로 대두되었다. 그 중에서도, 4레벨 펄스진폭변조 기술 (PAM-4)은 다양한 산업 표준의 대역폭 요구에 부응하기 위해 널리 적용되고 있다. 전통적인 전압구동형 드라이버에 기반한 기존 4레벨 펄스진폭변조 송신기들은 많은 전력을 소모하는 전치 드라이버와 다중탭 피드포워드 등화기 구조 때문에 제한된 에너지 효율만을 보여왔다. 본 논문에서는 이러한 기존 전압구동형 드라이버의 문제점을 극복하기 위해 전류구동형 피드백 드라이버의 개념을 새로 정의하고, 각각 저항성피드백 드라이버와 능동성피드백 드라이버에 기반한 두 가지 타입의 저전력, 고속 4레벨 펄스진폭변조 송신기 구조를 제안한다. 첫 번째 프로토타입으로서, 부분간격 세 탭 피드포워드 등화기와 Gm이 제어된 저항성피드백 드라이버를 이용하여 28 Gb/s의 4레벨 펄스진폭변조 송신기가 28nm CMOS 공정에서 제작되었다. 드라이버의 전류구동 특성 덕분에, 세 탭 피드포워드 등화기는 전치 드라이버 단에서 적은 전력만을 소모하는 전류합산 방식으로 간단하게 구현되었다. 드라이버의 출력 임피던스는 Gm을 제어함으로서 조절 가능하고, 이는 송신기가 좋은 신호 특성을 갖도록 하였다. 또한, 적절한 탭 지연을 얻기 위하여 지연량과 대역폭이 모두 늘어난 새로운 형태의 지연 생성기가 제안되었다. 송신기 내의 회로들은 저항성피드백에 의해 늘어난 대역폭 덕분에 모두 CMOS 기반으로 구현된다. 제안된 송신기는 44.6 mW의 전력만을 소모하면서도 28 Gb/s의 전송 속도를 달성하였고, 이는 약 1.59 pJ/b의 에너지 효율에 해당한다. 두 번째 프로토타입으로서, 전류합산 방식의 세 탭 피드포워드 등화기와 Gm이 제어된 능동성피드백 드라이버를 이용하여 64 Gb/s의 4레벨 펄스진폭변조 송신기가 구현되었다. 능동성피드백 인버터 기반의 드라이버는 출력 스윙이 제한된 저항성피드백 드라이버에 비하여 더 큰 전압 출력 스윙을 갖기 위하여 제안되었다. 피드포워드 등화기의 탭 생성은 직렬화기에 내장되었는데, 많은 전력을 소모하는 지연 생성기를 대체함으로서 오버헤드를 대폭 줄일 수 있었다. 그 결과 첫 번째 프로토타입에 비하여 동작 속도와 에너지 효율이 모두 크게 향상되었다. 한편, 두 번째 프로토타입의 칩도 28 nm CMOS 공정에서 제작되었고, 약 0.185 mm2의 실리콘 면적을 차지한다. 위상 동기화 루프의 향상된 루프 대역폭으로 인해1 kHz에서 40 MHz까지 합산된 RMS 지터는 115 fs으로 측정되었고, 이는 좋은 FoM인 -244.1 dB에 해당한다. 제안된 송신기는 97.2 mW의 전력을 소모하면서 64 Gb/s의 전송 속도를 지원하였고, 최근에 보고된 위상 동기화 루프가 포함된 4레벨 펄스진폭변조 송신기들 중에서 가장 좋은 에너지 효율인 1.5 pJ/b을 달성하였다.