Simulation of the Effect of Parasitic Channel Height on Characteristics of Stacked Gate-All-Around Nanosheet FET

Abstract

By using technology computer-aided design (TCAD) simulation, the aim of this paper is to investigate the effect of Si parasitic channel, which is placed under stacked nanosheet channels, on the electrical characteristics of stacked nanosheet GAA FETs. We have controlled the parasitic channel height, and evaluated the effect on electrical performance of the device. Trade-off in performance of the nanosheet FET is observed: the increase in parasitic channel height results in improvement in subthreshold swing and on/off current ratio, while it also causes capacitance to increase which brings worse RC delay and active power. The parasitic channel height control in devices with ground plane doping is also investigated and implementing ground plane doping and parasitic channel control at the same time is not that effective. Also, it is shown that parasitic channel control is more effective in nanowire-like shaped FETs than nanosheet FETs.

본 논문에서는 적층형 나노시트 GAA(Gate-all-around) 전계효과 트랜지스터에서 적층형 나노시트 채널 아래에 형성되는 실리콘 기생 채널이 소자의 전기적 특성에 미치는 영향을 TCAD(Technology computer- aided design) 시뮬레이션을 통하여 분석해보았다. 기생 채널의 높이를 조절하며 소자의 전기적 특성 변화를 관찰하였다. 기생 채널의 높이를 증가시키면 문턱 전압 이하 스윙(subthreshold swing), 온오프 전류 비율, DIBL(Drain induced barrier lowering) 특성이 향샹되었다. 하지만 게이트 커패시턴스 또한 증가하였으며 RC 딜레이와 유효 전력 면에서는 소자 성능이 떨어지는 단점 또한 있었다. 그라운드 플레인 도핑(ground plane doping)이 적용된 소자에서 기생 채널 높이 조절의 효과도 분석하였다. 그라운드 플레인 도핑과 기생 채널 높이 조절을 동시에 적용하는 것은 비효율적인 것으로 보였다. 또한 다양한 형태의 채널을 가진 전계효과 트랜지스터를 분석한 결과, 채널의 형태가 나노와이어에 가까울수록 기생 채널 높이 조절이 더 효과적이라는 것도 알 수 있었다.