{Surface Ge-rich SiGe Channel Tunnel Field-Effect Transistor Fabricated by Ge Condensation Technique

Abstract

Complementary metal oxide semiconductor (CMOS) technology has been a keytechnology for transforming lifestyles and expanding productivity and functionality.Currently, this technology has been evolving into extreme scales: nanoscale, in termsof device feature sizes. This development was possible because of the lithography tech-nology. However, if electric field control is not performed as the device size decreases,undesirable short channel effect (SCE) will occur and the device will break down orstandby power consumption will increase. In order to reduce the electric field in pro-portion to reducing the size of the device, scaling of theVDDis required. But, there is alimit to downsizing voltage due to non-scaling factors such as threshold voltage (VTH)of transistor. In situations where voltage scaling is not possible, increasing power con-sumption is a problem. Moving only threshold voltageVTHnear 0V will increase theoff-current, and reducingVDDwith theVTHfixed will lower the drive current. In orderto solve this dilemma, performance improvement such as subthreshold swing (SS) isessential. MOSFETs (Metal oxide semiconductor field-effect transistors), in terms ofSS, exhibit a fundamental limitation for the drain current increase per applied gatevoltage difference. The tunnel field-effect transistor (TFET) provides the ability forbeating this limitation. Current injection in TFETs relies on band-to-band tunneling from the source contact to the channel cutting off the high energy tail of the Fermidistribution of carriers which causes theSSlimitation in MOSFETs. Thus offering aperformance advantage over MOSFETs for ultra-lowVDD. In this thesis, TFET whichhave surface Ge-rich SiGe nanowire as a channel has been demonstrated. Before thedemonstration, validation was first performed using technology computer aided de-sign (TCAD) simulation. Based on the simulation results of the TFET, a real deviceis fabricated. There are improvements in terms of on-current andSScomparing withcontrol groups (constant Ge concentration SiGe TFET and Si TFET) fabricated bythe same process flow except for the channel formation step. In order to obtain theconcentration-graded SiGe channel, Ge condensation method which is a kind of oxi-dation is adopted. The rectangular shape of the channel becomes a rounded nanowirethrough the Ge condensation process. The TFET with the concentration-graded SiGechannel can improve drive current due to a smaller band gap at the Ge-condensedsurface of the channel compared to Si or non-condensed SiGe channel TFET.

상보형 금속-산화물-반도체 (CMOS) 기술은 라이프 인류의 삶을 혁신하고 생산성과 기능의 다양성을 확장하는 데 핵심 기술이다. 현재 이 기술은 소자의 크기 측면에서 나노 스케일 단위로 극도로 축소화 및 집적화가 이루어졌다. 이 개발은 리소그래피 기술의 향상으로 인해 가능해왔다. 그러나 소자의 크기가 줄어드는 것에 맞추어 전계 제어를 수행하지 않으면, 단 채널 효과가 발생하고 장치가 고장 나거나 대기 전력 소비가 증가하는 문제가 발생한다. 장치의 크기를 줄이는 데 비례하여 전기장을 줄이려면 구동 전압 (V DD ) 의 감소가 필요하게 된다. 그러나 트랜지스터 의 임계 전압 (V TH )을 함께 낮추지 못하는 문제 상황이 있기 때문에 임계 전압을 고정한 상태에서 구동 전압만 줄인다면, 구동 전류가 줄어드는 문제가 있고, 소자의 문턱전압 이하 기울기의 역수 (SS) 의 개선 없이 임계 전압을 줄인다면, 대기 전류가 늘어나는 문제가 생긴다.이러한 딜레마를 해결하기 위해서는 (SS)의 개선이 필수적이다. 그런데, SS의 관점 에서 금속-산화물-반도체 전계 효과 트랜지스터 (MOSFET) 은 게이트 전압 증가에 따른 드레인 전류 증가폭에 물리적인 한계치를 가지고 있다. 터널 전계 효과 트랜지스터 (TFET)는 이 한계를 극복할 수 있는 가능성이 있다. TFET에서의 전류 주입은 소스 접점에서 채널로의 대역 간 터널링에 의존하여 캐리어의 Fermi 분포의 고 에너지 테일이 흐르는 것을 차단하여 대기 전류를 줄일 수 있다. 따라서 낮은 V DD 에서 MOSFET보다 성능 이점을 제공합니다. 본 논문에서는 표면 Ge의 함량을 높게 만든 SiGe을 채널물질로 갖는 TFET의 제안 및 제작이 이루어 졌다. 제작 이전에 테크놀로지 컴퓨터 지원 설계 (TCAD) 시뮬레이션을 사용하여 유효성 검증을 먼저 수행하였고, 공정을 위한 제반 기술의 확보가 이어서 진행되었다. 채널 형성 단계를 제외하고 동일한 공정 흐름에 의해 제조 된 대조군들 (상수 Ge 농도 SiGe TFET 및 Si TFET)과 전기적 특성을 비교하여 구동전류 및 SS 측면에서 개선을 확인할 수 있었다.