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RISC 기반 DSP 프로세서 아키텍쳐의 성능 평가
A Performance Evaluation of a RISC-Based Digital Signal Processor Architecture

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Authors
강지양; 이종복; 성원용
Issue Date
1999-02
Publisher
대한전자공학회 = The Institute of Electronics Engineers of Korea
Citation
전자공학회논문지, 제36권 C편, 제2호, 1-13쪽, 1999년 2월
Abstract
디지털 신호처리용 응용 프로그램의 복잡도가 증가하면서, 효율적인 컴파일러를 지원하는 DSP 프로세서 구조의 필요성이 증대되고 있다. 많은 범용 레지스터와 직교적(orthogonal)인 명령어 집합을 가지는 RISC 프로세서 구조에 메모리 오퍼랜드, 전용 어드레스 계산 유닛, 단일 사이클 MAC 명령어, zero-overhead 하드웨어 루프 등 DSP 프로세서의 구조적 특징을 가하여 효율적인 컴파일러를 가지는 고성능의 RISC 기반 DSP를 구현할 수 있다. 본 논문에서는 이 네 가지 DSP 아키텍쳐 구성 요소를 지원하는 코드변환기를 개발하고, 이를 이용하여 각각의 DSP 아키텍쳐 구성 요소들을 보완하였을 때 성능에 미치는 영향을 정량적으로 평가하였다. 성능 평가 실험에는 C 언어로 작성된 7개의 DSP 벤치마크 프로그램과 QCELP 음성 부호화기를 이용하였으며, 평가 결과를 RISC 프로세서뿐만 아니라 Texas Instruments 사의 TMS320C3x, TMS320C54x, TMS320C5x DSP 프로세서와 비교하였다.
As the complexity of DSP (Digital Signal Processing) applications Increases, the need for new architectures supporting efficient high-level language compilers also grows. By combining several DSP processor specific features, such as single cycle MAC (Multiply-and-Accumulate), direct memory access, automatic address generation, and hardware looping, with a RISC core having many general purpose registers and orthogonal instructions, a high-performance and compiler-friendly RISC-based DSP processors can be designed. In this study, we develop a code-converter that can exploit these DSP architectural features by pust-processing compiler-generated assembly code, and evaluate the performance effects of each feature using seven DSP-kernel benchmarks and a QCELP vucoder program. Finally, we also compare the performances with several existing DSP processors, such as TMS320C3x. TMS320C54x, and TMS320C5x.
Language
Korean
URI
http://uci.or.kr/G300-j12265853.v36n02p1

http://hdl.handle.net/10371/6232
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