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A Study on Combined Equalization and Timing Recovery for High Speed Links
고속 데이터 전송을 위한 결합된 방식의 이퀄라이제이션과 타이밍 복구 방법에 관한 연구

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Authors
손세욱
Advisor
김재하
Issue Date
2019-08
Publisher
서울대학교 대학원
Keywords
adaptive equalizerclock and data recovery (CDR)decision-feedback-equalizerfractionally spaced equalizerreceiverwirelinehigh speed links
Description
학위논문(박사)--서울대학교 대학원 :공과대학 전기·컴퓨터공학부,2019. 8. 김재하.
Abstract
제한된 대역폭의 채널을 통한 고속 데이터 전송은 데이터 전송 속도의 급격한 증가로 인해 낮은 비트 오류율 (BER) 을 얻기 매우 어려워 졌다. 이퀄라이제이션과 타이밍 복원 능력의 향상은 고 대역폭 입출력 (I / O) 링크의 구현을 위한 핵심 요소이다. 그러나, 2 개의 다른 제어 루프를 통해 구현되는 이퀄라이제이션 및 타이밍 복구는 원치 않은 상호 작용을 일으키며 이는 성능 및 전력 효율의 저하로 이어진다. 이러한 부정적인 현상을 피하기 위해 이 논문은 고속 데이터 전송을 위한 결합된 이퀄라이제이션과 타이밍 복구를 방법을 제안한다. 첫째, 분리된 이퀄라이제이션 및 타이밍 복원 루프에 대한 결합된 어뎁테이션을 수행하는 수신기가 설계되었다. BER을 최소화 하는 최적의 이퀄라이저 계수와 최적의 CDR 타이밍을 찾고 유지하기 위해, 두 단계로 나누어진 어뎁테이션 알고리즘이 단일 비트 응답 측정과 stochastic hill climbing 알고리즘을 통해 구현되었다. 둘째, 이 논문은 부분 공간 이퀄라이져 (FSE) 를 사용하여 단일 제어 루프에서 적응 이퀄라이제이션 및 타이밍 복구를 하나의 제어 루프로 결합하는 효과적인 방법을 제안한다. Plesiochronous 방식의 Clocking을 추가로 지원하기 위해 구현된 수신기는 무한 범위의 타이밍 복구를 위해 두개의 FSE를 사용하여 각자 반 주기 범위를 담당하도록 설계 되었다. 그리고, 그 둘 사이의 선택은 끊임 없이 둘 사이를 전환하도록 구현되었다. FSE의 타이밍 복구 능력을 분석하고 그 등가 타이밍 복구 루프 모델을 1차 Bang-Bang Delay Locked Loop (DLL)로 유도하였다. 낮은 전력 소비를 위해 전류 적분 덧셈기와 여러개의 입력을 가지는 regenerative latch를 이용해 4-탭 FSE 및 3-탭 DFE를 구현하였다. 28nm CMOS공정으로 제작된 프로토타입 수신기는 22dB 채널 손실과 100ppm 주파수 오프셋을 보상할 수 있고 3.5pJ/bit의 파워와 0.10mm2의 넓이를 소모하면서 9Gb/s의 데이터 전송 속도로 동작한다.
A rapid growth of data rates in high speed links application makes it difficult to maintain low bit-error rates (BERs) while communicating data across channels with limited bandwidths. The key enabler for high bandwidth input/output (I/O) links is improving both equalization and timing recovery ability. However, the undesired interaction between equalization and timing recovery which are accomplished through two different control loops results in degradation in performance and power efficiency. To avoid this negative phenomenon, this thesis presents combined equalization and timing recovery for high speed links. First, a receiver with a combined adaptation for separated equalization and timing recovery loops is designed. To find and maintain both an optimal set of coefficients for the equalizers and timing for CDR that minimizes the BER, a two-step adaptation algorithm employing single-bit response (SBR) measurements and stochastic hill climbing algorithm are presented. Second, this thesis presents an effective way to combine adaptive equalization and timing recovery in a single control loop using fractionally spaced equalizer (FSE). To additionally support plesiochronous clocking, the presented work realizes an infinite-range timing recovery using a set of two FSEs to cover different half-UI periods and the selection is seamlessly switched between the two. The timing recovery ability of fractionally spaced equalizer is analyzed and its equivalent timing-recovery loop model is derived as first order bang-bang controlled delay locked loop (DLL). A current-integrating summer and multi-input regenerative latch help the 4-tap FSEs and 3-tap decision feedback equalizers (DFEs) achieve low power dissipation, respectively. A prototype receiver fabricated in a 28-nm CMOS consumes 3.5pJ/bit and 0.10mm2 at 9Gb/s, while compensating for a 22-dB channel loss and 100ppm frequency offset between the transmitted data and blind sampling clocks.
Language
eng
URI
https://hdl.handle.net/10371/162000

http://dcollection.snu.ac.kr/common/orgView/000000156477
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College of Engineering/Engineering Practice School (공과대학/대학원)Dept. of Electrical and Computer Engineering (전기·정보공학부)Theses (Ph.D. / Sc.D._전기·정보공학부)
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