주소 재정렬을 통한 메모리 신뢰성 향상에 관한 연구

Abstract

최근, 메모리 장치의 집적도와 동작 속도가 크게 향상되면서 에러 발생률이 크게 증가하고 있다. 집적도의 향상은 메모리 cell 크기를 감소시켜 cell에 저장되어 있는 데이터의 안정성을 떨어뜨리며, 속도의 향상은 더 빠른 전압 변화를 불러와 데이터 사이의 간섭을 증가시킨다. 이러한 조건에서 한 위치에 집중적으로 읽기/쓰기 동작이 일어나면 간섭에 의해 주변 cell에서 쉽게 에러가 발생하게 된다. 본 논문은 한 위치에 집중되는 접근을 여러 위치로 분산시키는 다양한 방법을 제시한다. 가장 빈번히 사용되는 메모리 장치인 Dynamic Random Access Memory(DRAM)에서는 rowhammer error라는 현상이 문제가 된다. Rowhammer error는 인접한 row에 반복적인 접근이 일어날 때 해당 DRAM cell에 에러가 발생하는 현상이다. 이 현상은 에러 발생율이 높고 특정 부분에 집중되는 경향이 있어 기존의 DRAM에서 사용되는 error correcting code(ECC)로 해결하기 힘들다. 본 논문에서는 특정 부분에 집중되는 rowhammer error를 여러 row로 분산시키는 방법을 제시한다. DRAM module 안의 chip마다 서로 다른 address mapping을 사용함으로써, 제안하는 방법은 rowhammer error의 발생율을 감소시키고 발생한 에러를 여러 row로 분산시킨다. 그 결과, ECC로 해결하지 못하는 에러 수가 크게 감소하여 기존에 사용되는 ECC만으로도 rowhammer error를 대부분 해결할 수 있게 된다. 실험 결과 제안하는 방법은 ECC가 해결하지 못하는 uncorrectable error(UE)를 최소 95% 감소시키는 것으로 나타난다. 차세대 메모리 장치로 주목받고 있는 Phase-change Random Access Memory(PRAM)에서는 write disturbance error(WDE) 라는 현상이 문제가 된다. WDE는 한 cell에 지속적인 쓰기 동작이 발생할 때 주변 cell에서 에러가 발생하는 현상이다. 이 현상 또한 rowhammer error와 유사하게 에러 발생율이 높고 집중되는 경향이 있어 DRAM과 유사한 방법으로 에러를 분산시켜 해결할 수 있다. 본 논문에서는 PRAM에서의 WDE를 해결하기 위한 또다른 방법을 제시한다. PRAM은 비휘발성 메모리여서 endurance가 제한적이고, 이에 따라 쓰기 동작을 전체 메모리 영역에 분산시키는 wear-leveling 알고리즘을 사용한다. 기존의 wear-leveling 알고리즘은 WDE에 대한 고려 없이 설계되어 WDE를 충분히 막지 못한다. 제안하는 방법은 wear-leveling 알고리즘을 수정하여 WDE가 발생하기 전에 해당 cell에 write를 할당하는 방법으로 WDE를 막는 방법이다. 자주 접근되는 hot address에서 endurance와 WDE 문제가 발생한다는 점에서 착안해, 제안하는 방법은 hot address를 특별히 설계된 hot region에 할당한다. Hot region은 WDE에 강인하며 효과가 좋은 wear-leveling 알고리즘이 적용된다. 또한, hot region은 주기적으로 이동하여 전체 메모리 영역에 균일하게 분포되어 모든 cell이 hot region을 동일하게 경험하도록 설계된다. Hot region이 아닌 일반 메모리 영역은 간단한 linear mapping을 사용하여 하드웨어 overhead를 크게 감소시킨다. 제안하는 방법은 WDE를 80% 이상 감소시키고 wear-leveling 효과 또한 3% 이상 증가시킨다.

Recently, the density and operation speed of a memory device are greatly improved, resulting the reliability of the device has been severely threatened. Increased density reduces the memory cell size, reducing the stability of the data stored in the cell. Increased speed introduces faster voltage changes, increasing the interference between data. Under these conditions, when intensive read/write operations occur at one location, an error is easily occurred in the neighboring cells due to the interference. This paper presents various methods for distributing intense approaches to multiple locations. In dynamic random access memory(DRAM), which is the most frequently used memory device, a phenomenon named as rowhammer error is emerged as a problem. Rowhammer error represents a loss of data stored in a DRAM cell caused by electromagnetic interference due to repetitive access to the same and/or adjacent rows. Due to the high error rate and concentrated occurrence of rowhammer errors in specific rows and columns, these errors cannot be corrected by the conventional error correcting code (ECC) commonly used in DRAM devices. This paper proposes a different approach to handle rowhammer errors by distributing them across different DRAM rows and columns so that the attack cells are not concentrated on specific rows and columns. By using different address mappings to different chips and arrays in a DIMM, the proposed remapping effectively distributes errors over different rows and columns. As a result, the proposed remapping scheme decreases the possibility of multiple errors in a single word, and consequently, reduces uncorrectable errors under single error or single symbol correcting ECC. In phase-change random access memory(PRAM), which is one of the most promising next-generation memory devices, a phenomenon called write disturbance error(WDE) becomes a problem. WDE is a phenomenon in which an error occurs in adjacent cells when intensive write operations occur in a cell. This phenomenon is similar to rowhammer error in DRAM and thus, it can be solved by distributing the errors in a manner similar to DRAM address remapping. Moreover, we present another method for solving WDE in PRAM. PRAM is a non-volatile memory with limited cell endurance, and thus uses a wear-leveling algorithm to distribute write operations over the entire memory space. Existing wear-leveling algorithms are designed without considering WDE and cannot efficiently remove WDE. The proposed method is to prevent the WDE by modifying the wear-leveling algorithm to assign write operation to the cell before the WDE occurs. From the observation that the write disturbance errors and short endurance issues mostly take place in hot addressed cells, the proposed algorithm first detects hot addresses and maps them to hot regions, which are customized memory regions designed to be robust to write disturbance errors and to support effective wear-leveling. The hot region is not fixed to a specific part, but it moves over an entire memory space to make every cell belong to hot region in a uniform manner. On the other hand, the cold addresses are mapped in a normal memory region by simple linear mapping to reduce the hardware overhead. The proposed algorithm reduces the write disturbance errors by more than 80% and the wear-leveling performance is also enhanced by more than 3% compared to other wear-leveling algorithms.