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TSV-AWARE PARTITIONING AND SHARING ALGORITHMS FOR 3D ICS
3차원 집적 회로 설계를 위한 TSV를 고려한 파티셔닝 및 공유 알고리즘에 관한 연구

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Authors
이병현
Advisor
김태환
Major
공과대학 전기·컴퓨터공학부
Issue Date
2012-08
Publisher
서울대학교 대학원
Keywords
VLSI&CAD3-dimensional ICthrough-silicon via(TSV)TSV sharingpartitionfloorplan
Description
학위논문 (박사)-- 서울대학교 대학원 : 전기·컴퓨터공학부, 2012. 8. 김태환.
Abstract
오늘날 지속적으로 증가하는 반도체 설계 복잡도 증가로 인해 도선의 길이는 딜레이와 파워 소모의 주된 요인이 되고 있다. 3차원 IC 설계는 이 도선 문제에 대한 주목할만한 해결책 중 하나로 대두되고 있다. 추가로 3D IC 설계는 2D IC 설계에 비해 여러가지 장점들을 가지고 있는데 이는 다음과 같다. 첫쩨, 집적 밀도가 높고 칩의 공간은 작으며, 둘째, 짧은 도선 길이와 밴드위쓰의 향상으로 더 높은 성능 향상을 가져오며 셋째, 도선의 커패시턴드가 감소하여 파워 소모가 줄어들고, 마지막으로 서로 다른 복잡도를 가진 다이들을 서로 쌓아 연결하는 일 등이 가능해진다.
Through-Silicon-Via(TSV)는 3D IC에서 쌓여진 다이들을 수직으로 연결하는데 현재 가장 많이 사용되고 있는 도선 자원이다. TSV는 여러 레이어의 게이트들을 직접 연결함으로써 칩을 멀리 돌아 연걸하는 도선의 필요성을 감소함으로써 도선 길이를 줄이는데 도움을 준다.
TSV는 무시할 수 없는 물리적, 전기적 특성들을 가지고 있기 때문에 TSV를 사용하여 3D IC를 디자인할 때는 TSV의 배치를 고려해야만 한다. 3D 다이 집적 기술을 현실화 하기 위해 이 논문에서는 3D IC를 위한 TSV 고려 설계의 효과적인 파티셔닝과 TSV 공유 알고리즘들을 제시한다.
첫째, TSV의 수와 전체 도선 길이를 동시에 최적화하는 TSV를 고려한 파티셔닝 방법에 대해 설명한다. TSV를 고려한 도선 길이 모델을 제시하고 이를 바탕으로, 통계적 도선 길이 예측을 이용하여 TSV를 고려한 레이어 파티셔닝을 수행한다. 그리고, TSV와 block을 동시에 배치하는 TSV를 고려한 계층적 플로어플래닝을 제시한다. 다음으로 TSV 자원의 효율적인 사용을 위한 공유 알고리즘을 제시하며 이는 그 복잡도에 따라 다음 세 가지 방법을 선택하여 적용할 수 잇다. (1) 워드 수준 TSV 공유(W-TSV-sharing), (2) 비트 수준 TSV 공유(B-TSV-sharing), (3) 레지스터 리바인딩으로 통한 TSV 개선 알고리즘(TSV-r). 이는 TSV의 수가 칩 수율, 생산 가격, 칩 크기등을 고려하여 제한된 경우 이를 만족하기 위해 TSV를 줄일 필요가 있는 경우 적용할 수 있다. 또한 포스트 파티셔닝 단계에서는 블록이 레이어에 고정되어 공유 가능성을 제한하기 때문에 TSV 공유 가능성을 고려한 TSV를 최소화하는 3D 파티셔닝 알고리즘을 제시한다.
요약하면, 이 논문에서는 3D IC 설계에 대하여 파티셔닝, 파티셔닝 사후 단계에서 TSV를 고려한 문제점들과 해결책을 제시한다.
With the rapid technology scaling the interconnect has become a dominant source of the delay and power consumption. Three-Dimensional (3D) IC design has emerged as a noticeable solution to alleviate this interconnect problem. In addition, 3D IC design provides several advantages over 2D IC design, such as the higher packing density and smaller footprint, the higher performance because of the shorter wirelength and bandwidth improvement, the lower power consumption due to the reduced capacitance of interconnects, and supporting heterogeneous integration by stacking dies with different technologies.
Through-Silicon-Via (TSV) is a wire resource that is popularly used to vertically connect the hardware components in different dies stacked in 3D ICs. Thus, TSVs help shorten wirelength since they connect gates placed on multiple layers directly, eliminating the need of long cross-chip interconnections. However, since TSVs have non-negligible mechanical and electrical characteristics, designing 3D ICs using TSVs should be careful in allocating TSVs. The huge area of a TSV affects die area and wirelength, and the number of TSVs are strongly correlated with the manufacturing yield and cost. Therefore, TSV usage should be well-controlled. To facilitate the mainstream acceptance of 3D die stacking technology, this dissertation provides two effective optimization methods of 3D IC design with consideration of these TSV characteristics to control TSV usage.
First, we propose a TSV-aware partitioning algorithm to co-optimize the number of TSVs and total wirelength for 3D ICs. To calculate the total wirelength of 3D ICs more accurately, TSV-aware wirelength estimation model is presented. We adopt the proposed wirelength model and statistical wirelength estimation to TSV-aware and wirelength-optimized layer partitioning problem. TSV-aware 3D floorplanning is also addressed to co-allocate
TSV and blocks for wirelength optimization.
Secondly, we address a new problem of TSV resource sharing and optimization, which utilizes the high-level data transfer information during the post-processing of 3D partitioning to minimize the number of TSVs to be allocated. We define the TSV constaint which is determined by several design considerations such as yield, cost and area. Even though the minimum number of TSVs of the given partition are not satisfied with TSV constraint, our proposed algorithm can save TSVs less than the minimum number to meet the constraint.
More precisely, we propose TSV resource sharing and refinement algorithms which can be selectively applied depending on the sharing granularity and design complexity: (1) word-level TSV sharing (W-TSV-sharing), (2) bit-level TSV sharing (B-TSV-sharing), and (3) TSV refinement combined with register replication (TSV-r). In addition, to enhance the possibility of TSV minimization and shareability, we propose 3D partitioning algorithm combined with TSV sharing(Part-sharing).
In summary, this dissertation presents TSV-aware partitioning for wirelength optimization and TSV sharing problems for the TSV minimization, and their solutions for 3D ICs in partitioning and post-partitioning stages.
Language
English
URI
http://hdl.handle.net/10371/118845
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Appears in Collections:
College of Engineering/Engineering Practice School (공과대학/대학원)Dept. of Electrical and Computer Engineering (전기·정보공학부)Theses (Ph.D. / Sc.D._전기·정보공학부)
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