Top-Down MEMS 공정으로 제작한 실리콘 나노와이어 전계 효과 트랜지스터의 전류 모델 검증

Abstract

세계적 패러다임을 바꾼 핵심 기술은 시간에 따라 지수함수적 변화를 겪는다. 반도체 소자도 일명 무어의 법칙으로 통용되는 변화 양상을 따라 매년 그 크기가 지수함수적으로 줄어들고 있는 추세이다. 이러한 양상의 지속은 3차원 입체 구조의 반도체 소자에 대한 지속적인 연구개발이 가능하게 하였다. 이 가운데 나노와이어 전계 효과 트랜지스터(FET)는 3차원 입체 구조 반도체 소자의 종착점이라 할 수 있다. 본 연구그룹에서는 유연한 기판 상에 전사 가능한 하향식(top-down) MEMS 공정 기반의 실리콘 나노와이어 FET를 제안한 바 있다. 하향식 기반의 공정이기 때문에 상향식(bottom-up) 방식으로는 구현이 불가능한, 정확한 수의 나노와이어를 원하는 위치에 제작할 수 있다는 장점이 있다. 그리고 본 연구그룹의 실리콘 나노와이어 FET는 별도의 불순물 주입에 의한 접합 형성이 필요하지 않은 무접합(junctionless) 3차원 반도체 소자로 복잡한 불순물 주입 공정이 필요하지 않다는 장점이 있다. 또한 저가의 사진 식각 공정 장비와 벌크 실리콘 기판을 이용하여 제작할 수 있으며, 유연한 기판 상에 전사가 가능하다는 장점이 있다. 본 연구그룹은 상기 언급한 실리콘 나노와이어 FET를 고해상도 인공 망막 시스템 연구에 응용하여 우수성과 독창성을 인정받은 바 있다. 하지만 현재까지 상기 언급한 실리콘 나노와이어 FET 동작 원리와 관련한 이론적인 분석 결과가 부재하다. 보다 폭 넓은 분야에 응용하기 위해서는 정량적인 동작 원리 및 이를 기반으로 한 전기적 모델이 반드시 필요하다. 본 논문에서는 상기 언급한 실리콘 나노와이어 FET를 보다 다양한 분야에 응용하고자, 실리콘 나노와이어 FET의 동작을 예측하는 정량적인 드레인 전류모델을 제시하였다. 드레인 전류 모델은 실리콘 나노와이어의 굵기, 높이, 길이 및 기판의 글로벌 불순물 주입 농도를 변인으로 한 3차원 모델이다. 한편 제시한 전류모델의 유효성을 평가하기 위해 3차원 반도체 시뮬레이션 프로그램을 수행하였으며, 실제 하향식 MEMS 공정을 기반으로 하여 소자를 제작한 후 반도체 특성 평가 장비를 이용하여 데이터 획득하였다. 그리고 드레인 전류 모델을 통해 획득한 데이터와 시뮬레이션 및 공정을 통해 획득한 데이터를 비교하는 방식으로 제시한 모델을 평가하였다. 본 논문에서 기술한 실리콘 나노와이어 FET의 드레인 전류 모델은 다양한 전자회로 구현에 초석이 될 것으로 판단한다. 특히 상기 전술한 실리콘 나노와이어 FET는 구부러져도 그 전기적 특성을 유지하기 때문에 향후 플렉서블 전자회로 구현에 탁월할 것으로 사료된다.

In this paper, a current model of silicon nanowire field effect transistor (SiNW FET) fabricated by top-down MEMS processes and its evaluation results are presented. In order to resolve the scaling issues, semiconductor devices have been researched and developed from two-dimensional planar structure to three-dimensional structure. And several researches show that SiNW FETs are ultimate devices of three-dimensional semiconductor devices. Compared to previous SiNW FETs, the SiNW FET proposed by our group has powerful merits that the SiNW FETs can be fabricated easily without sophisticated photolithography equipment and high cost SIMOX(Separation by IMplantation of OXygen) wafer. For providing quantitative current model of the SiNW FETs, principle of SiNW drain current conduction mechanism is analyzed. To evaluate validity of the current model, simulations are performed using a three-dimensional TCAD tool and the SiNW FET fabricated using a conventional p-type (100) single crystalline bulk silicon wafer. It is expected that the demonstrated current model of the SiNW FET and the fabrication processes are applicable in the large area of nanowire transistors. Also these results can lead to exciting applications for flexible electronics.