클락 동기화를 위한 3-입력 Bang-Bang 위상검출기 설계

Abstract

클락 스큐(clock skew)를 최소화하거나, 제한된 값(clock skew bound) 이하로 유지하는 것은 빠른 속도로 동작하는 동기화된 디지털 회로 설계에서 매우 중요한 문제이다. 공정(process), 전압(voltage), 그리고 온도(temperature) 변화에 따라 클락 스큐는 더욱 커지게 되었고, 이러한 변화에 대한 한 대응책으로, 많은 이전 연구들은 동적으로 클락 스큐를 최소화하기 위해 위상검출기로 클락 스큐를 측정하는 구조가 포함된 post-silicon tuning(PST) 구조를 사용하였다. 위상검출기 구조는 두 클락 신호의 도달 시간 차이를 측정할 수 있지만 칩의 많은 영역을 차지하며, PST 구조에 이용하기 위해서는 많은 도선 연결이 추가되어야 한다. 이 논문에서는 위상검출기 연결 구조를 만드는데 필요한 칩 영역과 도선 구조를 줄이는 방법을 제안한다. 또, 특정 조건 하에서 2-입력 Bang-Bang 위상검출기 2개와 똑같은 역할을 수행할 수 있는 3-입력 Bang-Bang 위상검출기를 제안한다. 그리고 3-입력 Bang-Bang 위상검출기를 위상검출기 연결 구조에 사용할 때의 장단점을 설명한다.

Minimizing the clock skew or meeting the clock skew constraint is one of the most important optimization tasks in the course of designing high-speed synchronous digital systems. To cope with the influence of the clock skew fluctuation caused by Process, Voltage, and Temperature (PVT) variation, many previous works have used post-silicon tuning (PST) architectures with phase detectors (PDs), which are able to detect the clock timing difference. This thesis proposes a solution to the problem of synthesizing the connection structure of PDs in the PST architecture that minimizes the area and wire overhead. In addition to the proposal of the synthesis algorithm, we propose a new circuit called 3-input Bang-Bang PD (BBPD), which can replace two 2-input BBPDs, together with the pros and cons of its usage in the PD connection structure.