캐패시터 미스매치 분석에 기반한 12-bit 1 MSps SAR ADC 설계

Abstract

본 논문에서는 캐패시터 미스매치가 successive approximation register (SAR) analog-to-digital converter (ADC)에 미치는 영향을 분석하고 이를 기반으로 설계한 캐패시터 digital-to-analog converter (DAC)으로 구현된 SAR ADC를 제안한다. 캐패시터 미스매치는 캐패시터 면적의 제곱근에 반비례한다. 따라서 캐패시터 미스매치를 줄이기 위해서는 캐패시터 면적을 늘려야하고 이는 전력 소모를 증가시킨다. 이 때문에 캐패시터 DAC의 크기를 결정하는 것은 SAR ADC의 설계에 있어 매우 중요하며 분석을 통해 최적화된 값을 찾는 것이 중요하다. 본 논문에서는 캐패시터 DAC의 각 캐패시터들의 미스매치로 인한 differential non-linearity (DNL)이 보다 작아지는 최소 캐패시터의 크기를 계산하였으며 이를 기반으로 스플릿 캐패시터 DAC과 더블 스플릿 캐패시터 DAC의 미스매치를 분석하였다. 본 논문은 미스매치 분석을 기반으로 미스매치 성능이 좋지 않은 캐패시터들의 크기를 키워 최적화한 캐패시터 DAC을 제안한다. 브릿지 캐패시터로 인한 선형성 저하를 막기 위해 브릿지 캐패시터 calibration 회로를 추가하였으며, 제안된 캐패시터 DAC의 성능이 기존의 스플릿 캐패시터 DAC의 성능과 비교하였을 때, 향상되었음을 monte carlo 모의실험 결과를 통해 증명하였다. 제안된 1MHz 12-bit SAR ADC 회로는 0.18 µm CMOS 공정에서 구현되었으며, 기준 전압을 내부에서 직접 생성하였다. Nyquist 입력을 주입하였을 때, 11.31 effective number of bits (ENOB)의 결과를 모의실험을 통해 얻었으며 4.6 V의 아날로그 공급 전압과 1.8 V의 디지털 공급전압에서 1.14 mW의 전력을 소모한다.

This paper analyzes the impact of capacitor mismatch on successive approximation register analog-to-digital converter and proposes SAR ADC with capacitor digital-to-analog converter based on analysis of capacitor mismatch. The capacitor mismatch is inversely proportional to the square root of the capacitor area. In order to reduce the capacitor mismatch, the capacitor area must be increased, which increases the power consumption. Therefore, determining the size of the capacitor DAC is very important for the SAR ADC design and it is important to find the optimized value through analysis. This paper calculates the minimum capacitor size that the DNL due to the mismatch of each capacitor in the capacitor DAC is less than . Based on mismatch calculation, this paper analyzes the mismatch of both the split capacitor DAC and the double split capacitor DAC. This paper proposes an optimized capacitor DAC based on mismatch analysis by improving the size of capacitors with poor mismatch performance. A bridge capacitor calibration circuit was added to prevent linearity degradation due to the bridge capacitor. Montecarlo simulation results show that the performance of the proposed capacitor DAC is improved when compared with that of the conventional split capacitor DAC. The proposed 1 MHz 12-bit SAR ADC circuit is implemented in a 0.18 µm CMOS process and the reference voltage is directly generated internally. When the Nyquist input is injected, the result of 11.31 ENOB is obtained through simulation and consumes 1.14 mW of power at an analog supply voltage of 4.6 V and a digital supply voltage of 1.8 V.