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전압차-시간 변환기를 이용한 Dynamic Low Dropout Voltage Regulator

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Authors
신광현
Advisor
전동석
Major
융합과학기술대학원 융합과학부
Issue Date
2019-02
Publisher
서울대학교 대학원
Description
학위논문 (석사)-- 서울대학교 대학원 : 융합과학기술대학원 융합과학부, 2019. 2. 전동석.
Abstract
최근 IoT와 mobile 환경에서 동작하는 시스템이 증가함에 따라 SoC의 내부의 전원관리 회로의 설계가 중요시되고 있다. 최신 SoC는 전원 효율을 높이기 위해 SoC 내부의 각 block마다 각각의 전원 관리용 회로를 추가하여 block의 load에 맞게 적절한 공급 전압을 제공한다. Low Dropout Voltage Regulator (LDO)는 빠른 응답시간과 적은 die area로 SoC내부에 적용하기 적합하여 SoC내부의 전원 관리 회로로 널리 사용되고 있다. 하지만 제품의 소형화를 위해 Printed Circuit Board (PCB) 면적을 줄일 필요성이 있어 기존의 큰 외부 출력 capacitor를 없애는 output capacitor-less LDO에 대한 관심이 높아졌다. 또한 mobile 환경에서 배터리 수명을 위해 문턱 전압 근처에서 동작을 하는 시스템이 많아져 문턱 전압 근처에서 가능한 Digital LDO (DLDO)에 대한 연구가 많이 진행되었다.
본 논문에서는 문턱 전압 근처에서 작동하며 외부 capacitor와 pad를 없앨 수 있는 output capacitor-less 동작을 지원하는 dynamic 구조의 LDO를 제안한다. 문턱 전압 근처에서 작동이 가능한 DLDO와는 다르게 제안된 LDO는 analog LDO와 같이 하나의 power transistor를 사용하며, op-amp 대신 Voltage Difference to Time Converter(VDTC)를 제안해 문턱 전압 근처에서의 동작을 가능하게 하였다. 제안된 VDTC를 통해DLDO에서는 힘든 출력 전압의 ripple-less특성을 가질 수 있다. 또한 작은 capacitor로 높은 주파수에서의 출력 임피던스 감소 루프를 적용해 load transient가 발생하였을 때 출력 capacitor 없이 적은 출력 전압 변화를 얻었다.
설계된 회로는65nm LP 공정으로 제작되었으며, 전체 면적은 0.0834mm2 이다. 제안된 논문은 넓은 동작 범위를 가지며 0.6V 입력 전압에서 최대 30mA의 출력 전류를 제공한다. 대기 전류는 1MHz의 클럭에서 0.1μA을 사용하며 이전 최신 논문보다 14배 향상된 FOM을 얻었다.
Recently, the design of the on-chip power management circuit of the System-on-Chip (SoC) becomes important as the system which operates in IoT and mobile environment emerges. To maximize power efficiency, modern SoCs need power management block in each block of the SoC to provide the proper supply voltage. Low Dropout Voltage Regulator (LDO) is widely used as power management circuits in SoCs because it suitable to be integrated in SoC with fast response time and low die area. However, there is a need to reduce the printed circuit board (PCB) area in order to miniaturize the product therefore, there is a growing in growing interest in output capacitor-less LDOs that eliminate the large external output capacitors. Recent SoCs operate in near threshold voltage region for battery life in mobile environment, as a result digital LDOs (DLDO) which have feasibility in near threshold voltage has been reported.
In this paper, we propose a dynamic LDO that operates in near threshold voltage region and supports an output capacitor-less operation that can eliminate external capacitors and pads. Unlike DLDO, which operate in near threshold voltage region, the proposed LDO uses a single power transistor like an analog LDO. Voltage Difference to Time Converter (VDTC) is proposed substituting op-amp to enable operation in near threshold voltage region. Through the proposed VDTC, the proposed LDO have a ripple-less output. In addition, output impedance reduction loop is proposed to mitigate output voltage droop when sharp load transient occurs.
The proposed LDO was fabricated with 65nm LP CMOS process and its total area is 0.0834mm2. The proposed paper has a wide operating range and provides up to 30mA of output current at 0.6V input voltage. The proposed LDO consumes quiescent current of 0.1μA at 1MHz clock and achieves 0.364fs FOM, improving prior art by 14x.
Language
kor
URI
http://hdl.handle.net/10371/151412
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Graduate School of Convergence Science and Technology (융합과학기술대학원)Dept. of Transdisciplinary Studies(융합과학부)Theses (Master's Degree_융합과학부)
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