A Design of Quarter-Rate Transmitter using Single-Ended Signaling for Memory Interfaces

Abstract

A quarter-rate transmitter using single-ended signaling for memory interfaces has been presented. With the increasing demands for higher memory bandwidth, we have claimed following points to raise the data-rate per pin.

First, we have adopted a quarter-rate architecture because it has a more relaxed timing margin on its critical path, lower simultaneous switching noise, power consumption, and clock frequency, compared to full-rate and half-rate designs.

Second, a quadrature clock corrector uses relaxation oscillators to detect duty-cycle and quadrature phase errors by transforming them into pairs of frequencies, which are then digitized and compared. It achieves good detection accuracy and can detect a wide range of duty-cycle and quadrature phase errors. The prototype is implemented in a 55nm CMOS process with a supply voltage of 1.2V and occupies an area of 0.003mm2. The experimental results show that the operation range is from 1GHz to 3GHz, the power efficiency is 0.79mW/GHz, the maximum duty-cycle error is 0.8% at 3GHz, and the maximum quadrature phase error is 1.1° at 3GHz.

Third, we have presented a 4:1 overlapped time-division multiplexing driver combined with a serializer timing adjuster. The final 4:1 serialization required in a quarter-rate transmitter is performed by this overlapped time-division multiplexing driver containing four unit drivers. Two of four unit drivers output two identical 1UI full-rate DQ signals simultaneously and these signals are merged while they perform final serialization. This reduces the output capacitance. Correct timing of this serialization process is maintained by adaptive alignment of the four phases of the clock signal. Incorporated in the 12.8Gb/s quarter-rate transmitter, a prototype has been implemented in a 55nm CMOS technology. A single-ended output swing of this transmitter is 400~600mVpp, and it has an energy efficiency of 1.8pJ/bit.

Finally, we have combined the merits of 1-tap pull-up amplitude equalization with 4-tap pull-down phase equalization to compensate for channel losses without significantly raising the power consumption. This scheme has been incorporated in a quarter-rate transmitter for memory interfaces. Fabricated in a 65nm CMOS process, a prototype performs single-ended signaling with a data-rate of 16Gb/s and a channel loss of -14.7dB. Despite having two equalization schemes, its energy efficiency is only 1.04pJ/bit.

본 연구에서 메모리 인터페이스를 위한 단일 종단 신호 방식을 사용하는 쿼터 레이트 송신기가 제시되었다. 더 높은 메모리 대역폭에 대한 요구가 증가함에 따라, 우리는 핀당 데이터 율을 높이기 위해 다음과 같은 점을 주장했다.

첫째, 풀 레이트 및 하프 레이트 설계에 비해 고속 경로에서 타이밍 마진이 보다 완화되고 동시 스위칭 잡음, 전력 소모 및 클록 주파수가 낮기 때문에 쿼터 레이트 아키텍처를 채택했다.

둘째, 완화 발진기를 사용하는 직교 클록 보정기를 제안하여 듀티 사이클 및 직교 위상 오류를 디지털 쌍으로 변환하여 디지털화하고 비교함으로써 검출하였다. 이는 우수한 검출 정확도를 달성하고 넓은 범위의 듀티 사이클 및 직각 위상 오류를 감지 할 수 있습니다. 프로토 타입은 공급 전압이 1.2V 인 55nm CMOS 공정으로 구현되었으며 0.003mm2의 면적을 차지한다. 측정 결과, 동작 범위는 1GHz~3GHz, 전력 효율은 0.79mW/GHz이며, 최대 듀티 사이클 오차는 3GHz에서 0.8 %, 최대 직교 위상 오차는 3GHz에서 1.1°이다.

셋째, 직렬화 타이밍 조정기와 결합된 4:1 중첩 시분할 다중화 드라이버를 제시했습니다. 쿼터 레이트 송신기에서 요구되는 마지막 4:1 직렬화는 4개의 유닛 드라이버를 포함하는 중첩 시분할 다중화 드라이버에 의해 수행된다. 4개의 유닛 드라이버 중 2개는 동일한 2개의 1UI 풀 레이트 DQ 신호를 동시에 출력하고 최종 직렬화를 수행하는 동안 병합됩니다. 이렇게 하면 출력 커패시턴스가 감소합니다. 이러한 직렬화 프로세스의 정확한 타이밍은 클록 신호의 4 개 위상의 적응형 정렬에 의해 유지된다. 12.8Gb/s의 속도를 가지는 쿼터 레이트 송신기에 통합된 프로토 타입은 55nm CMOS 기술로 구현되었습니다. 이 송신기의 단일 종단 출력 스윙은 400~600mVpp이며 1.8pJ/bit의 에너지 효율을 제공합니다.

마지막으로 1탭 풀업 진폭 등화와 4탭 풀다운 위상 균등화의 장점을 결합하여 전력 손실을 크게 높이지 않고 채널 손실을 보상합니다. 이 방식은 메모리 인터페이스를 위한 쿼터 레이트 송신기에 통합되었다. 65nm CMOS 공정으로 제작된 우리의 프로토 타입은 -14.7dB의 채널 손실에서 16Gb/s의 데이터 속도로 단일 종단 신호를 송신할 수 있다. 두 가지 균등화 체계를 사용한 우리의 구조는 1.04pJ/bit의 에너지 효율을 달성하였다.