3.2mW 10Gb/s 저전력 Decision Feedback Equalizer 설계

Abstract

A 10Gb/s 3.2mW low-power decision feedback equalizer (DFE) is presented. The proposed DFE incorporates half-rate topology and it adopt direct feedback structure to cancel 1st post-cursor facilitating low-power design. Also, it exploits IIR filter to cancel the residue post-cursor efficiently. Because the DFE cannot cancel the ISI due to pre-cursor, adjustable sampling point is implemented for pre-cursor reduction. For channel that has 21dB loss at 5GHz, it recovers 10Gb/s PRBS7 data with a horizontal eye opening of 0.7UI on simulation. TSMC 65nm low-power technology is used and the DFE occurs 60um x 60um.

10Gb/s 데이터전송 속도에서 3.2mW 의 전력을 소모하는 저전력 decision feedback equalizer(DFE) 를 제안하였다. 설계된 DFE 는 half-rate 구조이며, 첫 번째 post-cursor 를 제거하는데 있어 전력소모를 최소화하기 위해direct feedback 구조를 구현하였으며 나머지 post-cursor 들은 IIR 필터를 사용하여 효율적으로 제거할 수 있도록 하였다. 또한 많은 전력을 소모하는 linear equalizer 의 사용을 배제한 대신, 데이터 샘플링 지점을 조절할 수 있게 함으로써 pre-cursor 에 의한 영향을 최소화 할 수 있도록 하였다. Nyquist 주파수에서 21dB 손실을 가지는 채널에 대해 0.7UI eye-opening 을 가지는 것이 시뮬레이션상에서 검증되었으며, TSMC 65nm low-power 공정을 사용하였고 60um x 60um 의 면적을 차지한다.