3.6/5.2GHz 듀얼 밴드를 갖는 All-Digital Fractional-N Phase-Locked Loop의 설계

Abstract

일반적으로 무선 통신 송수신 장치에는 주파수 합성기가 쓰인다. 주파수 합성기의 주요 구성회로의 하나인 위상동기화 루프 (PLL)는 무선 통신 규격을 만족시켜야 한다. 최근 이동통신 표준을 이끌고 있는 3GPP 연합의 LTE 규격의 경우 하위호환성을 만족하기 위해 매우 넓은 주파수영역을 만족해야하며 noise 특성 또한 매우 우수해야 한다. 최근에 와서는 CMOS 공정이 미세화 되고 동작속도가 증가함에 따라 디지털 회로의 장점을 활용한 모바일 폰을 위한 All-digital phase-locked loop (ADPLL)가 소개되었다. ADPLL에서는 디지털제어발진기 (DCO)가 아날로그 PLL의 전압제어발진기 (VCO)를 대신하는데, 디지털 코드에 따라 오실레이션 주파수가 변하는 DCO의 특성이 ADPLL의 동작영역과 위상 잡음 (phase noise) 수준을 좌우한다. 또한 아날로그 루프필터를 대신하는 디지털루프필터도 noise에 많은 영향을 미치므로 루프특성 분석 및 설계도 중요하다. 본 논문에서는 3.6/5.2GHz의 듀얼 주파수 밴드를 가지며 3GPP LTE standard의 phase noise 스펙을 만족하는 ADPLL의 구조와 동작원리, noise 분석, 그리고 측정결과에 대해서 기술하였다. 설계된 회로는 0.13㎛ 공정을 사용하여 제작하였고 유효면적은 0.93㎟ 이다. 측정된 위상 잡음은 Low/High band에서 각각 -142, -136dBc/Hz이고 3.6GHz 주파수로 동작 시 파워소모는 1.5V 공급 전압에서 3.9mA이다.

Generally, frequency synthesizer is used for wireless transceiver. Phase-Locked Loop is a major part of the of frequency synthesizer and should satisfy the specification of wireless communication standard. According to the Long Term Evolution (LTE) standard of the 3rd Generation Partnership Project (3GPP), frequency synthesizer has to operate in very wide frequency range and noise performance should be excellent in order to meet the downward compatibility. Recently, CMOS process scaling induced increase of transistor speed, digital circuits is to have more advantages compared with analog circuits. Therefore, All-Digital Phase-Locked Loop (ADPLL) which is composed of digital circuits mostly for mobile phones are introduced. In ADPLL, Digitally Controlled Oscillator (DCO) substitutes Voltage controlled oscillator (OSC) and it affects noise of PLL system crucially. Also, digital loop filter design and analysis of loop dynamic is important. In this study, basic ADPLL architecture is introduced and analyses of loop dynamics and noise transfer carried out. And, based on these analyses, a 3.6/5.2GHz dual bands ADPLL with wide operating range is designed. The proposed digital loop filter and dithered DSM effectively reduce the fractional spurs. The delta-sigma dithered DCO has effective resolution lower than 80Hz and operates in frequency range from 3.16 to 4.05 and from 5.04 to 5.43GHz. A prototype ADPLL is fabricated in 0.13um CMOS process. The core occupies 0.93mm2 and consumes 39mA at 3.6GHz DCO output from 1.5V supply voltage excluding output buffer current. The measured phase noises are -142dBc/Hz and -136dBc/Hz @ 20MHz offset for low band and high band respectively.