Analysis of Random Telegraph Noise Characteristics in Memory Devices (SRAM, DRAM, Flash)

Abstract

본 논문에서는 소자 잡음의 종류 중 하나인 Random Telegraph Noise (RTN) 효과를 여러가지 메모리 소자 (SRAM, DRAM, Flash)에서 분석하였다. 기본적으로, RTN은 소자의 트랩에 시간에 따른 전자의 포획/방출 현상에 의해서 나타나고, 소자의 전류 및 문턱 전압의 변화를 야기한다. 이러한 현상은 메모리 소자에서 여러가지 신뢰성 문제의 원인으로 작용하며 특히, SRAM에서의 노이즈 마진 감소, DRAM에서의 VRT 현상 그리고 Flash에서의 문턱 전압 변동의 요인으로 작용한다. 6개의 트랜지스터로 이루어진 SRAM은 Read 동작에서의 버터플라이 곡선에서 최대 정사각형의 크기로 노이즈 마진이 정의된다. 이러한 노이즈 마진은 Pull UP (PU)와 Pull Down (PD)의 Subthreshold Swing 및 VT mismatch, 그리고 Pass Gate (PG)와 PD의 저항 차이에 의해서 결정된다. SRAM 소자에 어떠한 조합으로 RTN Trap이 있을 때, VT mismatch 및 저항 차이가 제일 커져서 노이즈 마진이 최대로 감소하는지를 분석하였고 추가적으로, 여러가지 Variability source들과 함께 RTN 효과를 분석하였다. DRAM cell의 retention time은 게이트와 드레인의 오버랩 영역에서 발생하는 Gate Induced Drain Leakage(GIDL) 전류에 영향을 받는다. 이 GIDL 전류는 RTN 현상에 의해서 시간에 따라 값이 바뀌며, DRAM cell의 variable retention time (VRT) 현상의 원인이 된다. VRT 현상을 정확히 이해하기 위해서 GIDL 전류 RTN의 원인이 되는 트랩에 대한 물리적 특성 이해가 반드시 이루어져야 하고, 현재까지 많은 그룹에서 연구를 진행하였다. 하지만, 여러가지 논문에서 전계의 크기를 고려하지 못하고 잘못된 수식을 사용하여 트랩 특성을 분석하였다. 본 논문에서는 전계의 크기를 고려하여 더 정확하게 트랩의 특성을 분석하는 연구를 진행하였고, 이러한 연구는 DRAM의 VRT현상을 이해하는데 큰 도움이 될 것이다. 3D NAND는 채널 물질이 폴리실리콘으로 형성되어 있어, 임의적으로 형성되는 Grain Boundary Trap (GBT)에 의한 소자의 신뢰성 문제가 큰 이슈이다. 특히 채널의 전류가 균일하게 흐르지 않고, 계속하여 증가하는 단 수 및 줄어드는 소자 구조에서 RTN 효과가 더욱 더 중요한 신뢰성 문제가 되고 있다. 본 논문에서는 여러가지 상황(RTN 트랩 위치, 온도, 소자 축소화, GBT 밀도 등)에서의 RTN 효과를 분석함으로써 앞으로 3D NAND의 VT 변동에서의 RTN 영향력을 예측하는데 도움을 준다.

In this thesis, Random Telegraph Noise (RTN) effect, which is one kind of device noise, is analyzed in various memory devices (SRAM, DRAM, Flash). Basically, RTN is caused by trapping/de-trapping phenomenon of electron in the trap of the device over time, causing a change in current and threshold voltage of the device. This phenomenon causes various reliability problems in the memory device. In particular, it reduces noise margin in SRAM, causes the Variable Retention Time (VRT) phenomenon in DRAM, and changes the threshold voltage in Flash. In a six-transistor of SRAM, the noise margin is defined as the maximum square size in the butterfly curve in Read operation. This noise margin is determined by subthreshold swing and VT mismatch of Pull UP (PU) and Pull Down (PD), and resistance difference between Pass Gate (PG) and PD. In the case of RTN trap in any combination of SRAM devices, we analyzed whether the VT mismatch and the resistance difference were the largest and the noise margin was reduced to the maximum. In addition, we analyzed the RTN effect with various variability sources. The retention time of the DRAM cell is affected by the gate induced drain leakage (GIDL) current generated in the overlap region of the gate and the drain. This GIDL current changes with time due to the RTN phenomenon, which causes the VRT of the DRAM cell. In order to understand the VRT phenomenon accurately, understanding the physical characteristics of the trap that causes the GIDL RTN must be understood, and researches have been carried out in many groups. However, in various papers, it could not consider the electric field and analyzed the trap characteristics using the wrong formula. In this paper, we have studied the characteristics of the traps more accurately by considering the electric field enhancement factor. This study will be helpful for understanding the VRT phenomenon of DRAM. In the 3D NAND, since the channel material is formed of polysilicon, the reliability problem of the device due to arbitrarily formed Grain Boundary Trap (GBT) is a big issue. Especially, because the channel current does not flow uniformly, the RTN effect becomes more important reliability problem in the continuously decreasing device structure. In this thesis, we analyze the effect of RTN on various situations (RTN trap location, temperature, device miniaturization, GBT density, etc.) and help to predict RTN effect on VT fluctuation in macaroni-type 3D NAND Flash memory.