비율 코딩 스파이킹 신경망을 위한 TrueNorth 기반 가속기 구조

Abstract

Spiking Neural Network is an Artificial Neural Network that emulates the biological behavior of the human brain. SNN consists of spiking neurons, which is the computational model of a biological neuron, communicating through spike signals. In the area of artificial intelligence, SNNs are expected to show high energy efficiency similar to human brain level, since they mimic the brain realistically. However, SNN faces a low accuracy problem due to the spike signals lack of representation variety and the under-discovered principle of the human brain. ANN-converted-SNN is a neural network converted from a trained ANN using a backpropagation algorithm. It converts a network by applying trained parameters to the weight and parameters of spiking neurons. ANN-converted-SNN can achieve high accuracy similar to that of ANN, since it exploits ANNs trained parameters. Researchers are trying to convert more various types of ANN components into SNN counterparts. Neuromorphic hardware is an electrical device that emulates the structure and function of a biological neural network using an analog circuit or VLSI. Since it implements the working mechanism of the human brain on hardware, it has been used for accelerating brain simulation or spiking neural networks. IBMs TrueNorth is one of the representative neuromorphic chips. It successfully implements a densely connected neural network with 1 million neurons and 256 million synapses in a single chip. However, TrueNorth lacks target workloads. As part of that, TrueNorth has an inefficient structure for accelerating ANN-converted-SNNs. This paper proposes a novel architecture, RSTN (Rate-coded Spiking neural network TrueNorth), which enables accelerating the ANN-converted-SNNs by modifying TrueNorth architecture. We define the necessary hardware design points that need to be considered when running SNNs on hardware. We design the RSTN after setting the specific running environment through our defined design points. We propose baseline accelerator architecture(RSTN-baseline) for ANN-converted-SNN, by modifying TrueNorth. Then, we optimize the input spike receiving process to reduce the on-chip memory capacity of RSTN-baseline, and named it as RSTN-IS. Next, we propose an additionally optimized architecture, RSTN-ISWS, which saves energy and latency from RSTN-IS by skipping the computation of zero-valued weights. We measure the hardware metric of accelerators by implementing a time-accurate simulator for each RSTN. The evaluation shows that RSTN-IS reduces 92% of RSTN-baselines on-chip memory capacity by replacing synaptic connectivity memory with scheduler memory. Moreover, RSTN-ISWS saves 34% energy and 10% latency from RSTN-IS by utilizing the sparsity of zero-valued weights.

스파이킹 신경망(Spiking Neural Network, SNN)은 스파이킹 뉴런(Spking Neuron)을 사용하여 뇌의 생물학적 동작 방식을 사실적으로 모방한 인공 신경망(Artificial Neural Network, ANN)의 한 종류이다. 스파이킹 뉴런은 생물학적 뉴런을 모델링한 것으로 스파이크를 이용해 상호작용한다. 인공 지능 분야에서 스파이킹 신경망은 뇌를 사실적으로 모방한다는 점에서 뇌와 비슷한 수준의 높은 에너지 효율성을 보일 것으로 기대되고 있다. 하지만 스파이크 신호가 표현할 수 있는 다양성의 제한과 뇌의 정확한 학습원리에 대한 이해 부족으로 인공 신경망 대비 낮은 정확도 문제에 직면하고 있다. 인공 신경망 변환 스파이킹 신경망(ANN-converted-SNN)은 인공 신경망을 역전파(backpropagation) 알고리즘으로 학습한 후, 인공 뉴런을 스파이킹 뉴런으로 변환한 신경망이다. 학습된 신경망을 스파이킹 뉴런의 가중치와 파라미터에 적용하여 신경망을 변환한다. 인공 신경망의 학습된 가중치를 이용하기 때문에 인공 신경망과 비슷한 수준의 높은 정확도를 보인다. 점차 다양한 인공 신경망 구성요소들을 스파이킹 신경망으로 변환하기 위한 연구가 진행되고 있다. 뉴로모픽 하드웨어는 생물학적 신경망의 구조와 기능을 아날로그 회로 혹은 VLSI를 이용하여 모방한 전기적 장치이다. 뇌의 동작 특성을 하드웨어로 구현하기 때문에 뇌 시뮬레이션이나 스파이킹 신경망 가속에 사용된다. 대표적인 뉴로모픽 하드웨어로 IBM에서 개발한 TrueNorth가 있다. 백 만개 뉴런과 2억개 시냅스 간 빽빽한 연결을 하나의 칩으로 구현하는데 성공했다. 하지만 TrueNorth는 뚜렷한 목적 워크로드가 부족하다. 그 일환으로 TrueNorth는 인공 신경망 변환 스파이킹 신경망과 같이 인공 지능 분야에서 사용하는 스파이킹 신경망을 가속하는데 부적합한 구조를 가지고 있다. 본 논문에서 제시하는 RSTN (Rate-coded Spiking neural network TrueNorth) 가속기는 기존 TrueNorth 가속기의 구조를 변형하여 비율 코딩 기반 스파이킹 신경망 가속을 가능하게 한다. 가속기 구조 디자인을 위해 먼저 스파이킹 신경망을 하드웨어 상에서 돌릴 때 고려해야하는 디자인 포인트들을 정의한다. 정의한 디자인 포인트들을 이용하여 스파이킹 신경망을 가속하는 구체적인 상황을 설정한 후 RSTN을 디자인 한다. 기존 TrueNorth 구조를 변형하여 비율 코딩 기반 스파이킹 신경망을 가속할 수 있는 베이스라인 가속기(RSTN-baseline)를 제안한다. 그 후 입력 스파이크 처리 방식을 최적화하여 온 칩 메모리 크기를 줄인 입력 스파이크 처리 방식 최적화 가속기 (RSTN-IS)를 제안한다. 그에 더해 0의 값을 갖는 가중치들에 대한 연산을 건너뛰어 연산과 메모리 접근에 소모되는 에너지 및 지연시간을 절약한 가중치 희소성 활용 가속기(RSTN-ISWS)를 제안한다. 각 가속기를 타이밍 시뮬레이터로 구현하여 최적화 기법의 성능을 측정하였다. 측정 결과 입력 스파이크 처리 최적화 기법을 적용한 RSTN-IS가 RSTN-baseline 대비 평균 0.92배 적은 온 칩 메모리를 가졌다. 가중치 희소성을 활용한 최적화 기법을 통해 RSTN-ISWS가 RSTN-IS 대비 평균 0.34배 에너지 이득과 0.10배 지연시간 이득을 보였다.