3차원 낸드 플래시 메모리의 쓰기 동작에 대한 컴팩트 모델링

Abstract

낸드 플래시 메모리 기술은 지속적으로 발전하고 있으며, 비트 밀도가 증가하는 방향으로 나아가고 있다. 그리고 현재에는 3차원 전하-트랩 (charge-trap) 낸드 플래시 메모리가 기존의 평면 구조 또는 플로팅 게이트 (floating gate) 낸드 플래시 메모리를 점차 대체하고 있다. 특히 낸드 플래시 메모리의 쓰기 (program) 동작의 경우, incremental step pulse programming (ISPP)의 방법을 주로 사용하는데, 이는 쓰기 전압의 크기를 점차 증가시키며 다수의 쓰기 펄스를 인가해줌으로써 셀 문턱 전압 (threshold voltage, Vth)의 산포를 줄여주는 장점이 있다. 기존의 낸드 플래시 구조와 비교했을 때 채널 구조 및 전하 저장 메커니즘이 상이하기 때문에, 3차원 전하-트랩 낸드 플래시 메모리에서의 쓰기 동작 및 ISPP에 대한 분석, 그리고 이를 묘사할 수 있는 새로운 컴팩트 모델링 (compact modeling) 또한 필수적이 되어 가고 있다. 따라서 본 논문에서는, 3차원 전하-트랩 낸드 플래시 메모리의 ISPP 동작에 대한 컴팩트 모델을 제안한다. 포획된 전하에 대한 모델 파라미터와 1차원 푸아송 방정식 (Poissons equation)으로부터 유도된 수직 전기장 공식을 이용하여, 최종적으로 소자의 문턱 전압 변화 (∆Vth)를 계산한다. 특히, 낮은 쓰기 전압 영역에서의 오차를 극복하기 위한 방안으로서 터널링 산화막의 결함 (defect)에 전자가 포획되는 현상을 추가하였으며, 이를 통하여 기존의 모델에 비해 더욱 정확한 모델로 발전시켰다. 개발된 모델은 Simulation Program with Integrated Circuit Emphasis (SPICE)를 위한 셀 모델에 적용이 되었으며, 측정된 ISPP 데이터를 정확하게 재현할 수 있다. 나아가, 전자 터널링, 포획, 그리고 방출에 관련된 파라미터의 변화에 따른 ISPP 모델 결과를 분석하며, 제안된 모델을 사용한 calibration 방법론에 대하여 제안한다. 다양한 펄스 형태에 따라 변하는 ISPP 특성을 예측함으로써 더 효율적인 ISPP 방법에 대하여 제안한다. 한편, 현재의 낸드 플래시는 비트 밀도를 증가시키기 위해서 다양한 방법들이 시도 되어 왔는데 (셀 면적 축소화, 다중 레벨 셀 기술, 그리고 3차원 적층 기술 등), 이러한 방법들은 셀 문턱 전압의 산포를 키우거나, 셀 사이 간섭 (interference)을 증가시키는 등의 부작용이 존재한다. 이러한 문제의 해결책으로서 1개의 메모리 홀을 2개의 스트링 (string)으로 이용하는 스플릿-게이트 (split-gate) 기술이 최근 소개되었다. 본 논문에서는 스플릿-게이트 구조의 3차원 낸드 플래시 메모리의 ISPP 특성에 대하여 분석하며, ISPP 동작 효율과 셀 사이 간섭의 관점에서 최적의 스플릿-게이트 메모리 소자 설계를 제시한다.

NAND flash memory technology has been continuously developed and its bit density has improved. Recently, 3-D charge-trap NAND flash memories are replacing the conventional planar structure or floating gate NAND flash memories. Especially, the program operation is implemented using incremental step pulse programming (ISPP). ISPP is the programming method by applying multiple voltage pulses with gradually increasing amplitudes. It has an advantage in that the variation of the cell threshold voltages (Vths) can be smaller. Since the channel geometry and the charge storing mechanism of the 3-D charge-trap NAND flash memories are different from those of the conventional NAND flash memories, the compact modeling which can describe those characteristics is becoming necessary. Thus, in this dissertation, we propose a novel compact modeling of ISPP operation in 3-D charge-trap NAND flash memories. Starting from the model parameters of the trapped carriers and the E-field equations induced from 1-D Poisson equations, the threshold voltage shift (∆Vth) is calculated consequently. Especially, as a solution to reduce errors at the low program voltage (VPGM) region, we include the physics of electron capture into the tunneling oxide defect and develop our model to be more precise, compared to the conventional model. The suggested model is applied to the cell model for the circuit simulation by Simulation Program with Integrated Circuit Emphasis (SPICE). We verify that our model can precisely reproduce the measured ISPP data. Furthermore, we investigate the ISPP model results by changing the parameters related to the electron tunneling, capture, and emission, and we suggest the calibration method using our compact model. Also, we predict the ISPP results with according to various program pulse conditions and suggest more efficient ISPP methods. Meanwhile, various technologies have been applied to the recent NAND flash memories for the improvement of the bit density. They are such as cell area scaling, multi-level cell technology, and 3-D integration. However, there are also several side effects such as the broadened distribution of the cell Vths and the increased cell-to-cell interference. For a solution of these side effects, split-gate technology which divides a memory hole into two strings is recently introduced. In this dissertation, we analyze the ISPP efficiency of the 3-D split-gate NAND flash memories, and we suggest the optimum design of the split-gate devices in terms of the ISPP efficiency and the cell-to-cell interferences.