A Design of Single-ended Voltage-mode PAM-4 Transmitter for Memory Interfaces

Abstract

As the demand for high-bandwidth memory increases, the data rate per pin is also increasing. In this thesis, single-ended voltage-mode PAM-4 transmitters are proposed to increase memory bandwidth. Since PAM-4 signaling has four voltage levels, output level distortion occurs due to drain-source voltage (VDS) variation in the single-ended PAM-4 transmitter when output signal level changes from one level to another level. To address this issue, the proposed PAM-4 transmitter has additional pull-up driver units. The additional pull-up driver units can reduce the eye height difference between four levels of PAM-4 signal by raising two intermediate voltage levels. Implemented in 65nm CMOS technology, the active area of the transmitter is 0.06mm2. It draws 61.5mW at a data rate of 20 Gb/s/pin. In addition, we propose another PAM-4 transmitter preventing output level distortion while matching impedance with the channel. ZQ codes for all four output signal levels are obtained through ZQ calibration and saved in the ZQ code table. The ZQ code generator then adaptively selects the appropriate codes depending on the data pattern and delivered them to the output driver. To validate the effectiveness of our approach, a prototype chip with an active area of 0.035mm2 was fabricated in a 65nm CMOS technology. It achieved the energy efficiency of 3.09 pJ/bit/pin at 18 Gb/s/pin, and its level separation mismatch ratio (RLM) is 0.971 while matching the channel impedance.

고대역폭 메모리에 대한 수요가 증가함에 따라 핀 당 데이터 속도도 증가하고 있다. 본 논문에서는 메모리 대역폭을 증가시키기 위해 단일 종단 전압 모드 PAM-4 송신기를 제안한다. PAM-4 신호는 4개의 전압 레벨을 가지므로 출력 신호 레벨이 한 레벨에서 다른 레벨로 변경될 때 단일 종단 PAM-4 송신기의 드레인-소스 전압(VDS) 변동으로 인해 출력 레벨 왜곡이 발생한다. 이 문제를 해결하기 위해 제안된 PAM-4 송신기에는 추가 풀업 드라이버가 있다. 추가 풀업 드라이버는 2개의 중간 전압 레벨을 높여서 4개 레벨의 PAM-4 신호 간 eye 높이 차이를 줄일 수 있다. 65nm CMOS 기술로 구현된 송신기의 면적은 0.06mm2이다. 송신기가 20 Gb/s/pin으로 동작할 때 소모되는 전력은 61.5mW이다. 또한 임피던스를 채널과 일치시키면서 출력 레벨 왜곡을 방지하는 또 다른 PAM-4 송신기를 제안한다. 4개의 모든 출력 신호 레벨에 대해 ZQ 코드들은 ZQ 보정 과정을 통해 얻어져 ZQ 코드 테이블에 저장된다. 그런 다음 ZQ 코드 생성기는 데이터 패턴에 따라 적절한 코드를 선택하여 출력 드라이버에 전달한다. 우리 접근 방식의 효율성을 검증하기 위해 면적이 0.035mm2인 프로토타입 칩이 65nm CMOS 기술로 제작되었다. 18 Gb/s/pin동작에서 3.09 pJ/bit/pin의 에너지 효율을 달성하였으며 임피던스를 채널과 일치시키면서 레벨 분리 불일치 비율 (RLM)은 0.971을 달성하였다.