Design of High Speed PAM-4 Transmitter with Level Mismatch Adjustment for Next-generation Memory Testing

Abstract

High memory bandwidth is required due to the emergence of new applications requiring high-performance computing systems such as machine learning and A/I. In order to satisfy the high bandwidth required for DRAM, the application of multi-level signaling is being discussed, but numerous changes in infrastructure are required to apply this technology. In particular, in the case of products for the purpose of mass production, such as DRAM, large-scale facilities are configured to evaluate them in large quantities. Since DRAM manufactors already have large-scale facilities for NRZ (Non-Return-to-Zero) signal evaluation, multi-level signaling support causes large-scale test facility changes that incur time and cost. To solve this problem, a bridge chip that connects the DRAM tester and DRAM has been proposed, which receives input/output data in parallel from low-performance test equipment, converts them into high speed PAM4 signals, and outputs/inputs them to DRAM. In this paper, we propose a transmitter on a bridge chip. The transmitter of the bridge chip composed of voltage mode CMOS driver receives the "8 pins, 6Gb/s" NRZ signal output from the test equipment in parallel and transmits the received data to the DRAM as "1pin, 48Gb/s" PAM4 signal. The transmitter was implemented using a serializer, a 4:1 MUX, and a predriver using an overdrive scheme. The clock driving method uses the 4-phase clock generated by the internal ADPLL. In particular, the transmitter proposed in this paper can adjust the output level of the PAM4 signal to evaluate the DRAM receiver, and proposes calibration that optimizes the RLM using the function of adjusting this output level. Each output level is controlled by changing the gate voltage level of the final driver of the bridge chip transmitter. The bridge transmitter made of 40nm CMOS occupies an area of 0.32mm2, consumes 85.25mW power, operates at a speed of 48Gb/s, and achieves an RLM of 0.99.

머신 러닝, A/I 등 고성능 컴퓨팅 시스템이 요구되는 새로운 application이 등장하므로 인해 높은 메모리 대역폭이 요구되어지고 있다. DRAM에 요구되는 높은 대역폭을 만족시키기 위해서 Multi-level signaling 적용이 논의되고 있지만, 이 기술을 적용하기 위해서 수많은 재반시설의 변화가 요구된다. 특히 DRAM과 같이 대량생산을 목적으로 하는 제품의 경우, 이것을 대량으로 평가하기 위한 대규모의 설비가 구성되어있다. DRAM manufactor는 NRZ(Non-Return-to-Zero) signal 평가를 위한 대규모 설비를 이미 갖추고 있기 때문에 Multi-level signaling 지원은 시간과 비용이 발생하는 대규모 test 설비 변화가 야기된다. 이 문제를 해결하기 위해서 DRAM tester와 DRAM을 이어주는 bridge chip이 제안되었고, 이는 저성능의 test 장비에서 병렬로 data를 입/출력 받아 high speed PAM4 signal로 변환하여 DRAM에 출/입력 한다. 본 논문에서는 bridge chip에서의 transmitter를 제안한다. Voltage mode CMOS driver로 구성된 bridge chip의 transmitter는 test 장비에서 출력된 8 pins, 6Gb/s NRZ신호를 병렬로 수신하고 수신된 데이터를 1pin, 48Gb/s PAM4 신호로 DRAM에 전송 한다. Serialiser, 4:1 MUX, overdrive scheme을 사용하는 predriver를 사용하여 transmitter를 구현하였다. Clock 구동 방식은 내부 ADPLL이 생성한 4-phase clock을 사용한다.. 특히 본 논문에서 제안된 transmitter는 DRAM reciever를 평가할 수 있도록 PAM4 signal의 output level을 조절할 수 있으며, 이 output level을 조절하는 기능을 이용하여 RLM을 최적화 하는 calibration을 제안한다. 각 output level은 bridge chip transmitter의 final driver의 gate voltage level을 변경하여 조절한다. 40nm CMOS로 제작된 bridge transmitter는 0.32mm2의 면적을 차지하고 85.25mW의 전력을 소모하여 48Gb/s의 속도 동작하고, 0.99의 RLM을 달성하였다.