Implementation of 1-bit Erase in Vertical NAND Flash Memory

Abstract

낸드 플래시 메모리는 비휘발성 메모리로 높은 집적도를 장점으로 가진다. 낸드 플래시 메모리는 좀 더 높은 집적도를 위해 하나의 셀에 더 많은 비트의 데이터를 저장하거나 채널을 수직으로 세운 적층형 수직 낸드 플래시 기술이 개발되었다. 제한된 쓰기/지우기 구간에 더 많은 비트의 데이터를 저장하기 위해서는 더 좁은 메모리 셀 문턱 전압 산포를 만드는 것이 필요하다. 이를 위해 더 긴 쓰기 시간과 더 강한 오류 수정 코드 (Error Correction Code)가 요구되고 있다. 낸드 플래시 메모리에서 WL 스택의 수를 늘리면서 상위 워드 라인과 하위 워드 라인의 셀 특성 차이를 극복하는 방법이 요구된다. 또한 낸드 플래시 메모리는 높은 공정 성숙도를 가지고 있어 뉴로모픽 컴퓨팅의 시냅틱 디바이스로 큰 장점을 가지고 있다. 시냅틱 디바이스는 뉴럴 네트워크의 가중치를 저장하는 역할로, 낸드 플래시 메모리는 비휘발성 메모리로 긴 수명을 가지고 있어 시냅틱 디바이스에 적합하다. 그러나 기존의 쓰기/지우기 방법으로는 가중치를 나타내는 비트라인 전류를 정확히 맞추기 힘들다. 이 학위 논문에서는 낸드 플래시 메모리의 장점을 이용하면서 단점을 극복하기 위해 낸드 플래시 메모리 셀을 선택적으로 지우는 동작을 제안하고 분석하였다. 적층형 수직 낸드 플래시 메모리 어레이에서 각 단자에 전압을 조정하여 선택한 셀의 지우기 동작과 선택되지 않은 셀의 지우기 억제가 성공적으로 확인되었다. 측정된 결과와 TCAD 시뮬레이션 결과를 통해 DSL/SSL 게이트 전압 조건 의한 전류 누출 (GIDL) 특성이 지우기 동작에 큰 영향을 주고 있음을 확인하였다. 제안된 1 비트 지우기 동작은 현재의 적층형 수직 낸드 플래시 메모리 어레이의 공정 및 구조를 변경할 필요가 없이 전통적인 쓰기 동작과 병행하여 메모리 셀의 문턱 전압을 바꾸어서 데이터를 수정하거나 문턱 전압 산포를 줄일 수 있다. 1 비트 지우기 동작을 이용하여 워드라인 위치에 따른 메모리 셀의 특성 차이를 극복할 수 있다. 또한 시냅틱 디바이스로써 낸드 플레시 메모리 셀을 이용할 때, 비트라인 전류 산포는 이전의 방법보다 17배 감소시켰다.

NAND flash memory is non-volatile memory and has the advantage of high density. For higher density, more bits of data are stored in one NAND flash cell or stacked vertical NAND flash technology in which channels are aligned vertically is developed. To store more bits of data in the limited program/erase window, it is necessary to make a narrower memory cell Vth distribution. For narrower Vth distribution, longer program times and stronger error correction codes are required. A method for overcoming a difference in cell characteristics between an upper word line and a lower word line while increasing the number of WL stacks in a NAND flash memory is required. In addition, NAND flash memory has a matured process, so it has a great advantage as a synaptic device for neuromorphic computing. A synaptic device stores the weights of a neural network, and a NAND flash memory is a non-volatile memory and has a long lifetime, so it is suitable for a synaptic device. However, it is difficult to accurately adjust the bit line current representing the weight of neural network with the existing program/erase method. In this dissertation, an operation of selectively erasing NAND flash memory cells is proposed and analyzed to overcome the disadvantages while using the advantages of NAND flash memory. In a stacked vertical NAND flash memory array, the erase operation of the selected cell and the erase suppression of the unselected cell are successfully verified by adjusting the voltage at each terminal. As a result of measurement and simulation, it is revealed that the gate induced drain leakage (GIDL) characteristic due to the DSL/SSL gate bias condition has a great influence on the erase operation. The proposed 1-bit erase operation can modify data or reduce the Vth distribution by changing the Vth of the memory cell in parallel with the traditional program operation without changing the process and structure of the vertical NAND flash memory array. Differences in the characteristics of vertical NAND flash memory cells depending on word line position can be overcome by using a 1-bit erase operation. Also, when using a NAND flash memory cell as a synaptic device, the bit line current dispersion is reduced by 17 times compared to the previous method.