Supply Noise Analysis and Noise, Power-Optimized Capacitor-less LDO Design for Ring Oscillators

Abstract

This thesis presents quantitative analyses of the supply noise of ring oscillators and an effect of a low dropout regulator (LDO), which is widely used to mitigate power supply sensitivity. The phase noise degradation due to supply noise has been perceived as critical. However, no delicate model can calculate the degradation in terms of jitter or phase noise. For this reason, many designers treated the supply noise effect as an unknown factor, which frequently gives rise to a discrepancy between noise levels of pre- and post-silicon. This thesis provides the theoretical foundation explaining how to compromise two effects, supply noise and noise generated from LDO. Furthermore, it gives a guideline to optimize an LDO for the ring oscillator with noise and power consumption constraints. The optimized LDO demonstrates 5.9-nV/√Hz output noise at 1-MHz and consumes only 5-uA quiescent current in a standby state and 0.051-mm2 die area, including a voltage reference.

본 논문에서는 링 오실레이터의 입력 전압 노이즈와 전압 레귤레이터(LDO)의 영향에 대한 정량적인 분석 방법론을 제안하였다. 입력 전압 노이즈에 의한 링 오실레이터의 위상 노이즈(phase noise) 열화는 중요하게 다뤄지고 있지만, 지터(jitter)와 위상 노이즈의 열화 정도를 계산할 수 있는 섬세한 모델이 없었다. 이러한 이유로 많은 회로 설계자들은 입력 전압 노이즈에 대한 영향을 고려하는 데 어려움이 있었고, 실리콘 칩을 만들기 전과 후의 노이즈 레벨 차이(시뮬레이션과 측정 간 결과 차이)가 빈번하게 있었다. 본 논문에서는 입력 전압 노이즈와 전압 레귤레이터가 자체 발생하는 노이즈 사이에서 타협할 수 있는 이론적 기반을 제시하였다. 또한 노이즈와 소모 전력의 제약 하에 전압 레귤레이터를 어떻게 최적화할 수 있는지에 관한 설계 가이드를 함께 제공하였다. 최적화된 전압 레귤레이터 설계는 1-MHz 오프셋에서 5.9-nV/√Hz의 출력 노이즈를 나타냈고, 오직 5-uA의 대기 전력을 소모했으며, 레퍼런스 전압 생성기를 포함하여 0.051-mm2의 칩 면적을 차지하였다.