Design of High-Speed PAM-4 Transmitter for Memory Interface

Abstract

본 논문은 메모리 인터페이스를 위한 고속 송신기를 설계하기 위한 회로를 제안하였다. 송신기를 설계하는데 있어서 일반적으로 발생하는 두 가지 요구사항들을 개선하는 기술들이 요구된다. 높은 대역폭에서 고품질의 데이터를 송신할 수 있는 기술과 동시에 전력소비를 최소화하는 기술이 연구되었다. 먼저 직렬변환기와 4:1 멀티플렉서의 전력 소비를 최소화하는 회로가 연구되었다. 피드-포워드 보상기를 통해 심볼간 간섭을 보상하였다. 쿼드러쳐 오류 정정기는 CMOS만을 사용해 적은 면적으로 설계하여 4 개의 위상으로 구분된 클럭들의 오류를 정정하였다. 드라이버에 직렬로 연결된 저항 없이도 50Ω 임피던스 값을 유지할 수 있게 하여 면적과 전력을 최소화하였다. 제안된 고속 4펄스진폭변조(PAM-4) 송신기 회로는 40-nm CMOS 공정으로 제작되었다. 0.00021mm2의 면적을 차지하였다. 32Gb/s 데이터를 송신하는 동작에서 30.4mW의 전력을 소모하였고 약 0.95pJ/b의 전력효율을 달성하였다. 동시에 0.9 이상의 불일치비율(RLM) 값을 달성하여 고주파수 대역에서도 출력 임피던스를 균일하게 유지하여 고품질의 신호를 유지하였다.

This thesis presents a circuit design for a high-speed PAM-4 transmitter for memory interfaces. The design of the transmitter requires the development of techniques, the ability to transmit high-quality data at high bandwidths and the minimization of power consumption. First, a circuit that minimizes the power consumption of the serializer and the 4:1 multiplexer are studied. Symbol interference is compensated using feed-forward equalization. The quad-error corrector is designed using only CMOS to achieve error correction for clock phases divided into four phases while occupying minimal area. By maintaining 50Ω impedance without resistors connected in series to the driver, area and power are optimized. The proposed high-speed PAM-4 transmitter circuit is fabricated using a 40-nm CMOS process and occupied an area of 0.00021mm². During the operation of transmitting 32Gb/s PAM-4 data, it consumes 30.4mW of power and achieves a power efficiency of approximately 0.95pJ/b. Additionally, an RLM value of 0.9 or higher is achieved, ensuring uniform output impedance in the high-frequency range and maintaining high-quality signals.