Storage Synthesis and Optimization Algorithms for High-speed and Low-power Chips

Abstract

In the physical design of high-speed and low-power design implementation, multi-bit flip-flop synthesis and retention storage allocation problem are important issues. This dissertation presents two methodologies related to storage synthesis and allocation that can contribute to improving the performance and power consumption of the target design. Firstly, we propose a design and technology co-optimization (DTCO) flow utilizing multi-bit flip-flop cells in a way to enhance routability and timing at the placement and routing stages. Precisely, we make the non-flexible MBFF cell flipping to be fully flexible by generating MBFF layouts supporting diverse D-to-Q flow directions, and enhance the setup and clock-to-Q delay on timing critical flip-flops in MBFF through gate upsizing (i.e., transistor folding) by using the unused space in MBFF. Through experiments with benchmark circuits in advanced node, it is shown that our proposed DTCO flow using MBFFs is very promising to improve routability and timing slack in chip implementation. Secondly, we propose an optimal solution to the problem of allocating state retention storage in power gated circuit. Precisely, we transform the allocation problems constraining the wakeup latency constraint l to 2 and 3 clock cycles into unate covering problems and solve them optimally with three objective options: minimizing total bits of retention storage, directly minimizing total leakage power consumed by retention storage, and minimizing total implementation area of retention storage. Through experiments with benchmark circuits, it is shown that our optimal algorithm is able to further reduce the total bits of retention storage, the leakage power on retention storage, and the retention storage area while l is set to 3 over that produced by the conventional best-known allocation heuristic.

고속 및 저전력 칩 구현의 물리적 설계에서는 다중 비트 플립플롭(multi-bit flipflop)의 합성 및 상태 보존 저장소(state retention storage) 할당 문제가 중요한 문제이다. 본 논문에서는 대상 디자인 설계의 성능과 전력 소비를 향상시킬 수 있는 두 가지의 저장소 합성 및 할당 방법론을 제안한다. 먼저, 본 논문에서는 스탠다드 셀 배치 및 라우팅 단계에서 라우팅 가능성과 타이밍을 향상시키기 위해 다중 비트 플립플롭 셀을 활용한 설계 및 기술 공동 최적화 플로우를 제안한다. 구체적으로 다양한 D-to-Q 플로우 방향을 지원하는 다중 비트 플립플롭 셀 레이아웃을 생성함으로써 비융통성 있는 다중 비트 플립플롭 셀의 뒤집기를 완전히 유연하게 만들고, 다중 비트 플립플롭 내의 미사용 공간을 이용하여 다중 비트 플립플롭의 타이밍 크리티컬한 플립플롭의 셋업시간(setup time) 및 클럭-큐(Q) 딜레이(clock-to-Q delay)를 향상시킨다. 최신 공정을 적용한 벤치마크 회로에 대한 실험을 통해, 제안된 다중 비트 플립플롭을 사용한 설계 및 기술 공동 최적화 플로우가 대상 디자인의 라우팅 가능성과 타이밍 여유를 크게 향상시킬 수 있음을 보인다. 두번째로, 본 논문에서는 전력 게이팅이 적용된 디자인에서 최적으로 상태 보존 저장소를 할당하는 알고리즘을 제안한다. 구체적으로, 우리는 깨움 대기 시간 제약 조건(wakeup latency constraint)을 2와 3 클록 주기로 제한하는 할당 문제를 단방향 커버링 문제로 변환하고, 총 보존 저장소 비트를 최소화하는것, 보존 저장소에 의해 직접 소비되는 총 누설 전력을 최소화하는 것, 그리고 보존 저장소의 총 구현 영역을 최소화하는 것과 같은 세 가지 목적 옵션을 사용한 최적 할당 알고리즘을 제안한다. 28나노 공정을 적용한 벤치마크 회로에 대한 실험을 통해, 제안된 보존 저장소의 할당 알고리즘이 가장 최근에 제안된 휴리스틱한 방법으로 보존 저장소를 할당하는 알고리즘에 비해 깨움 대기 시간 제약 조건을 3으로 설정할 때 보존 저장소의 총 비트, 총 누설 전력, 그리고 총 구현 영역을 더 감소시킬 수 있음을 보인다.