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Silicon Nanowire Tunneling Field-Effect Transistor Compatible to Complementary Metal-Oxide-Semiconductor Technology
CMOS 소자와 함께 쓸 수 있는 실리콘 나노선 터널링 전계효과 트랜지스터

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Authors
Min-Chul Sun
Advisor
박병국
Major
공과대학 전기·컴퓨터공학부
Issue Date
2013-08
Publisher
서울대학교 대학원
Keywords
band-to-band tunneling field-effect transistornanowire transistorself-aligned asymmetric source/drainco-integrationCMOS compatibilitysub-0.5 V operation
Description
학위논문 (박사)-- 서울대학교 대학원 : 전기·컴퓨터공학부, 2013. 8. 박병국.
Abstract
향후 CMOS 기술의 축소화에 따른 소자의 소비전력증가 문제를 해결하고 0.5 V 이하의 동작전압으로도 저전력 동작하는 스위칭 소자를 개발하기 위해, 기존 CMOS 기술을 변형한 집적방법으로 실리콘 나노와이어 밴드간-터널링 전계효과 트랜지스터(band-to-band tunneling field-effect transistor
TFET)와 금속-산화막-반도체 전계효과 트랜지스터(metal-oxide-semiconductor field-effect transistor
MOSFET)를 동시집적하고 소자로써 동작을 확인하였다.
TFET은 동작원리상 소스 영역의 에너지의 상한 값이 제한되어 있는 가전자대의 전자가 터널링에 의해 캐리어가 채널로 주입되므로 상온에서 MOSFET 보다 훨씬 작은 게이트 전압변화로 소자를 켤 수 있는 특징이 있다. 이 소자에서 터널링을 촉진하려면 소스/채널간 접합을 적은 공핍에도 쉽게 켤 수 있어야 하므로 게이트 산화막의 두께, 나노와이어의 선폭, 측벽 스페이서의 폭이 작아야 하고 접합주변에서 불순물 농도가 급격히 변해야 함을 이론적인 TCAD 시뮬레이션 연구를 통해 알 수 있었다.
이론적 연구를 바탕으로, 소스와 드레인의 극성이 서로 다른 TFET을 집적하기 위해 기존의 CMOS 집적방법에 자가정렬 비대칭 소스/드레인을 형성하는 집적방법 (integration scheme for self-aligned asymmetric source/drain)을 추가하여 MOSFET과 TFET을 SOI 기판 위에 동시집적 하였다. 최적화된 전자선 리소그래피공정 (electron-beam lithography)과 새로 개발한 화학적 코너 라운딩 (chemical corner-rounding) 방법을 적용하여 최소 선폭 14.5 nm의 반실린더형 나노와이어를 성공적으로 형성하였다. 측벽 스페이서는 질화막과 산화막으로 폭 20 nm로 형성하여, 액티브 영역의 손상을 최소화하여 자가정렬된 니켈 실리사이드 (self-aligned nickel silicide)를 형성하는데 문제가 없도록 하면서도 측벽 스페이서의 선폭을 최소화할 수 있도록 하였다. 접합의 농도가 급변하게 하기 위해서 니켈 실리사이드에 의한 스노플라우 효과 (snowploughing effect)를 이용하였다. 이를 통해 게이트 길이 1 μm인 장채널 TFET과 150 ~ 28 nm의 단채널 TFET들이 자기정렬 방식으로 성공적으로 제작되었다.
제작된 소자의 측정결과 n+/진성 경계가 p+/진성 경계에서보다 불순물 농도가 더 급격하도록 만들어진 것을 확인하였고, 따라서 TFET은 p-채널 모드로 더 잘 동작하였다. 장채널소자에서는 순간기울기 기준 47 mV/decade 로 동작하는 소자가 만들어진 것을 확인하였으며, 단채널 TFET으로는 MOSFET의 경우처럼 채널길이가 짧아질 수록 게이트의 채널제어능력이 나빠지는 단채널효과가 TFET에도 존재함을 확인하였다. 단채널효과는 나노와이어의 선폭이 작아진 경우 감소하였는데 나노와이어 선폭 19.5 nm이고 게이트 선폭이 109 nm인 소자에서 62 mV/decade의 양호한 TFET 동작특성을 보였다. 이와 더불어 채널방향에 따른 소자 특성개선 가능성과 반실린더형 채널구조를 이용한 기판전압에 의한 소자특성 조절에 대한 가능성을 제작된 소자로부터 검토하였다.
이상의 결과에서 기존 CMOS 기술을 변형하는 방식으로 MOSFET과 TFET을 동시집적함으로써 좀 더 양산가능성 높은 TFET 제작 방법을 제시 하였으며 향후 MOSFET-TFET 혼성회로를 이용한 미래 CMOS 회로의 저전력화 가능성을 제시하였다.
In order to develop practical low-power switching devices operating at a voltage below 0.5 V and solve the power density problem of highly-scaled CMOS technology, the silicon nanowire band-to-band tunneling field-effect transistors (TFETs) and conventional metal-oxide-semiconductor field-effect transistors (MOSFETs) are co-integrated with a modified CMOS flow and their electrical functionalities are confirmed.
Since the carrier injection in a TFET system occurs by tunneling of valence-band electrons, it can operate without leakage issue and the gate bias swing to switch the device can be very small. In spite of the fancy operating principles, however, the replacement of MOSFETs with TFETs is not likely to happen in near future. This is because the difference of source/drain (S/D) polarities and current-flow directionality issues make TFETs not suitable for the existing MOSFET-based CMOS circuits but demanding new circuit topologies. Therefore the TFETs that can be co-integrated with MOSFETs are selected as the topic of this work.
From the theoretical study with a TCAD device simulator, the gate insulator thickness, nanowire width, abruptness of doping profile near the source/channel boundary and the design of sidewall spacer width are found to be critical to reducing the tunneling barrier width to increase the current. Design concepts learned from TCAD simulation studies are implemented to fabrication with a novel integration scheme for self-aligned asymmetric S/D. By inserting the process steps to form the asymmetric S/D to the conventional CMOS process flow, MOSFETs and TFETs are successfully co-integrated on the same silicon-on-insulator substrate. Through newly developed and optimized processes such as reduced-repulsion electron-beam lithography, chemical corner-rounding, tight sidewall spacer etch, and two-step self-aligned nickel silicide process, the TFETs with L = 1 μm ~ 28 nm, minimum W = 14.5 nm, 20 nm dual sidewall spacer, and dopant-segregated steep doping profile are successfully fabricated.
From the electrical measurement of gate-induced drain leakage (GIDL) of the co-integrated MOSFETs, the impurity profile near the n+/intrinsic boundary is found to be much more abrupt than near p+/intrinsic boundary. Therefore, the fabricated TFETs operate better as a p-channel device rather than n-channel device. The long-channel device shows good switching characteristics of 47 mV/decade. Short-channel effect similar to that of MOSFETs is experimentally observed for TFETs. It is also demonstrated that the short-channel effect can be reduced by improving electrostatics, with a thinner-nanowire device with L = 109 nm. Substrate-bias controllability of TFETs and its extension to nanowire TFETs are examined in the comparison with MOSFETs. Possibilities to improve current drivability by controlling tunneling process with the channel direction are explored with both planar and nanowire TFETs.
From this study, it is demonstrated that TFETs can be co-integrated with CMOS devices in a more manufacturable way by introducing a self-aligned integration scheme to conventional process flow. This work also opens a possibility of a new low-power design technology using MOSFET/TFET hybrid circuits.
Language
English
URI
https://hdl.handle.net/10371/118929
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College of Engineering/Engineering Practice School (공과대학/대학원)Dept. of Electrical and Computer Engineering (전기·정보공학부)Theses (Ph.D. / Sc.D._전기·정보공학부)
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