Highly Efficient Reconfigurable Devices with Programmable Bottom Gate Array

Abstract

본 논문에서는 비 휘발성 메모리 (NVM) 기능을 갖는 프로그램 가능한 하부 전극 어레이 (Bottom gate array) 로 구성된 새로운 폴리 실리콘 재구성 가능 소자를 최초로 고안하고 제작 및 분석하였다. 제안된 소자는 소자의 크기, 신뢰성, 균일성 및 재현성 측면에서 매우 효율적이다. 하부 전극 어레이에 직접 바이어스를 인가하거나, 또는 하부 전극의 프로그램/이레이즈 상태를 변화 시킴으로써, 제안된 재구성가능 소자는 n-/p-MOSFET, n-p/p-n 다이오드 중 하나의 형태로 동작할 수 있다. 또한, 소자의 MOSFET 동작에서, 문턱 전압 (Vth)과 접합 저항 (RC)은 하부 전극에 의해 독립적으로 제어 가능하며 이는 제안된 재구성 가능 소자의 고유한 장점이다. 제작된 소자는 n-/p-MOSFET 동작에서 기존의 폴리 실리콘 채널 기반 소자들과 유사한 약 120mV/dec 의 역치하 기울기 (subthreshold swing, SS) 및 106 이상의 on/off 전류 비 특성을 갖는다. 두 개의 동일한 재구성 가능 소자를 이용하여 제작된 풀 스윙 CMOS 인버터 로직 게이트의 동작도 성공적으로 구현되었다. 제작된 소자의 DC I-V 특성, 드레인 전류의 온도 의존성 및 저주파 잡음 특성 측정을 통하여, 하부 전극 전압과 채널 저항 및 쇼트키 접합 저항의 관계를 연구하였다. 이를 통하여 알루미늄 소스/드레인은 n 혹은 p 형으로 전기적으로 도핑된 폴리 실리콘 채널과 쇼트키 접합을 형성하게 되고, 소자의 전류는 쇼트키 역방향 접합 터널링에 의하여 결정됨을 확인하였다. 제작된 소자에 대한 분석을 바탕으로 소자의 제작 공정 최적화를 진행하였으며, 제작 공정 최적화를 통하여 개선된 균일성과 평탄도를 갖는 안정된 하부 전극 구조를 구현하였고 이를 통해 개선된 프로그램/이레이즈 성능과 온 커런트의 증가를 확인하였다. 최적화된 소자의 역치하 기울기는 이중 게이트 동작에서 약 90 mV/dec 로 게이트 제어력이 향상되었고, on/off 전류비는 107 이상으로 증가하였다. 공정 최적화를 통해 각각의 소자를 완전히 격리 시킴으로써, 네 개의 동일한 재구성 가능 소자를 이용하여 제작된 NAND/NOR 로직 게이트의 동작 또한 성공적으로 구현하였다. 또한, 실험과 시뮬레이션을 통하여 소스/드레인 메탈의 종류와 게이트 스택의 전기적 두께가 소자의 특성에 미치는 영향에 대해서도 분석 하였다.

A novel poly-Si reconfigurable device with programmable bottom gate array having non-volatile memory (NVM) functionality was demonstrated for the first time. The device is very efficient in terms of device size, reliability, uniformity, and reproducibility. By changing bias or program/erase state (PGM/ERS) of the bottom gates (BGs), a device can be transformed to behave one of the following devices: n-/p-MOSFET, n-p, and p-n diode. Threshold voltage (Vth) and contact resistance (Rc) of MOSFETs can be controlled independently by the BGs. The subthreshold swing (SS) and Ion/Ioff of the n-/p-MOSFETs are ~120 mV/dec and >106, respectively, which are comparable to those of conventional poly-Si devices. Full-swing CMOS inverter logic gates implemented by using two identical reconfigurable devices were successfully demonstrated. Relationship between bottom gate biases and resistance of channel and Schottky junction was investigated by DC I-V, temperature dependency of ID, and low frequency noise measurement. Aluminum source/drain (S/D) layer forms Schottky junction with poly-Si body being electrically doped with n- or p-type, and the current mechanism is dominated by Schottky reverse junction tunneling. Optimization of fabrication process was performed and stable BG structure with enhanced uniformity and flatness was achieved. The optimized device demonstrated enhanced PGM/ERS performance and improved on-current characteristics. Gate controllability was also enhanced in the double gate operation with SS of ~90 mV/dec, and Ion/Ioff increased to more than 107. A full-swing CMOS inverter and NAND/NOR logic gates implemented by using four identical reconfigurable devices were also successfully demonstrated with complete device isolation by process optimization. The effect of S/D metal and electrical oxide thickness (EOT) of the gate stack on the device characteristics were investigated by both experiments and simulations.