선택적 워드 라인버퍼와 필터 TLB를 이용한 저 전력 명령어 캐시

Abstract

최신의 프로세서들은 성능 향상을 위하여 더 많은 용량과 더 복잡한 구조의 캐시를 도입하고 있는데, 이는 필연적으로 전체 시스템의 전력 소모 중 캐시가 차지하는 비중이 점점 더 많아지는 현상을 초래한다. 그러므로, 캐시의 동적 에너지를 줄이고자 하는 노력은 더욱 더 매력적이고 중요한 작업이 되고 있다. 본 논문에서는 기존의 라인 버퍼 캐시와 서브 뱅킹을 조합한 선택적 워드 라인 버퍼와 필터 TLB를 이용한 저전력 명령어 캐시를 제안하고자 한다. 제안하는 기법을 구현하기 위해서 두 가지 중요한 기술을 도입하였는데, 한 가지는 주소 저장 레지스터와 필터 TLB이며, 다른 하나는 가변 길이 하위 저장소 기법이다. 하나의 TLB 항목(entry)을 저장하고 있는 어드레스 저장 레지스터와 필터 TLB(ALRT)를 통하여 불필요한 TLB접근을 최소화 하여 전력 소모를 줄일 수 있으며, 가변길이 하위 저장소(VLSB)를 이용해서 기존의 라인 버퍼 캐시와 서브 뱅킹 캐시의 장점만을 가져와 전력 소모를 최소화 할 수 있다. 기존의 라인 버퍼 캐시와 서브 뱅킹 캐시에 비해서 Energy*Delay 곱 관점에서 각각 2.5% 와 12.7% 이상 효율적인 것으로 나타났다.