벌크 트랩 전하가 있는 진성 채널 MOSFET의 문턱전압을 예측하기 위한 수식적 모델

Abstract

본 연구에서는 진성 채널을 사용하는 MOSFET에서의 벌크 트랩 전하가 유도하는 문턱전압 변화를 수식적 모델로 나타내었다. 먼저, 벌크 트랩으로부터 유도된 게이트 전하를 무효화 시키는 게이트 전압을 새로운 플랫 밴드 전압으로 정의하였다. 벌크 면 전하 가정에 기반 한 새롭게 정의한 플랫 밴드 전압을 가지고, 진성 반도체를 가지는 나노 선, 평판 반도체에 대한 MOS 방정식을 각각 수식으로 유도하였다. 수식적 모델들은 디바이스의 특성을 예측하는데 있어 수치해석을 통한 시뮬레이션 결과와 합리적으로 잘 일치하는 것을 확인하였다. 또한, 면 전하 가정에 의한 오차는 수치해석을 통한 시뮬레이션 상에서의 실제 점 전하를 통해 비교하였다. 모델링 및 시뮬레이션을 통한 결과로부터 중요한 점을 요약하면 다음과 같다. 첫째, 수식적 모델을 통해 문턱전압을 예측할 때 선형근사에 기반 한 그린함수 방법을 통한 예측 방식보다 물리적 이해가 더 쉽고 계산 시간을 더 단축시킬 수 있다. 둘째, 면 전하 가정에 의한 수식적 모델과 수치해석을 통한 시뮬레이션 결과가 일치하는 것으로써 문턱전압 예측에 있어 상대적으로 계산 시간이 오래 걸리는 3-D 분자 시뮬레이션을 대체할 수 있을 것이라 본다. 셋째, 새로운 플랫 밴드 전압 정의를 통해 복잡해질 수 있는 MOS 방정식을 간단하게 나타낼 수 있고 이러한 플랫 밴드 개념은 앞으로 이산 전하 분포를 다룰 때 핵심적인 역할을 할 것이다. 넷째, 실제 점 전하와 비교를 통해 유도된 모델은 진성 폴리 실리콘 채널을 사용하는 현대 3-D NAND 플래시 메모리 셀 트랜지스터의 문턱 전압 변화를 예측하는데 특히 유용할 것이라 본다.