멀티모드 시스템의 빠른 설계공간 탐색을 위한 면적 예측

Abstract

최근 반도체의 설계 복잡도가 급속도로 증가함에 따라 SoC (System on Chip)의 다기능화 대면적화가 급속도로 진행되고 있으며, 이로 인해 chip 면적 최적화(area optimization)가 SoC 설계의 주요 화두들 중 하나로 대두되고 있다. 멀티모드 구조(Multi-mode architecture)는 이런 면적 최적화 문제에 대한 좋은 해결책 중 하나로 볼 수 있다. 멀티모드 구조란 하나의 하드웨어 모듈에 다수의 구성(configuration)을 둠으로써, 선택에 따라 여러 기능을 수행하도록 만드는 것으로, 각 기능의 공통되는 부분의 공유를 통해 면적을 줄일 수 있게 된다. SoC 는 수많은 application 들로 구성이 되며 각각의 application 들은 또한 다수의 functional module 들로 구성되므로, SoC 시스템 전체에 대한 멀티모드 시스템 설계를 위한 설계공간(design space)은 방대한 공간이 된다. 이 설계공간 내의 특정 functional module 들을 선택하여 멀티모드 설계를 적용하게 될 경우 각 조합에 따라 면적 최적화의 정도들은 달라질 수 밖에 없으며, 따라서 전체 SoC 디자인의 관점에서 보면 최대 효율을 위한 최적의 멀티모드 대상 조합을 찾기 위한 설계공간 탐색(design space exploration, DSE)이 필수적으로 요구된다. 하지만 기존의 멀티모드 디자인에 대한 연구들은 대부분 설계자가 임의의 기준에 따라 선택한 대상 functional module 들을 어떻게 효율적으로 잘 합칠 것인가에 대하여 연구의 주안점을 두고 있으며, 방대한 설계공간 내에서의 최적조합 해를 찾기 위한 연구는 찾기 힘들다. 그러나 설계공간의 크기를 감안할 때 전수조사를 통해 최적해 조합을 찾기는 사실상 불가능한 문제다. 빠르고 신뢰할 만한 DSE 를 위한 heuristic algorithm 이 필요한 이유이다. 이때 설계공간 내의 각 조합에 따른 면적 절약 양을 사전에 예측할 수 있다면, 이는 빠르고 신뢰할 만한 DSE algorithm 의 핵심 요소로 사용될 수 있을 것이다. 멀티모드 구조를 적용할 때 얻을 수 있는 면적 절약은 합치게 되는 각 functional module 들이 필요로 하는 functional unit 들 및 register 들을 공유함으로써 얻어진다. 하지만 이로 인해 mux 들이 추가로 사용되어야 하며, 최종적으로 공유로 인한 면적 절약과 추가되는 면적 증가의 차에 의해 면적 절약의 크기가 결정된다. 본 논문에서는 initiation interval constraint 를 갖는 application 에 대하여 최소 functional unit 개수, 간단한 mux 개수를 최소화 하는 binding algorithm 을 통한 mux 증가량 예측, 그리고 간단한 register 개수 예측 등을 통하여 선택한 대상 functional module 들에 멀티모드 HLS(High-Level Synthesis, 상위수준 합성)를 적용할 경우의 최소 면적절약 양을 예측하는 방법을 제안한다. 그리고 제안한 방법에 의해 예측한 면적 절약이 실제로 유효한지 확인하기 위하여 실험을 통해 실제 면적 감소분과의 비교를 진행해 본다. 제안한 면적 절약 예측 방법은 낮은 계산 복잡도를 갖고 있으며, 그에 따라 큰 설계공간 전체에 대해 빠른 계산이 가능하다. 이를 통해 설계공간 내의 무의미한 조합들을 제외하거나 명백히 좋은 조합들을 우선적으로 찾아냄으로써 설계공간의 크기를 유의미하게 줄일 수 있을 것이다.

SoC (System on Chip) is gaining more functions and becoming larger with the recent trend of increasing design complexity of semiconductor. So chip area optimization becomes one of the main topics of SoC design. Multi-mode architecture could be one of the good solutions to cope with this area optimization problem. Multimode architecture is a hardware architecture that has multiple configurations and thus the hardware can perform multiple functions by changing the configuration. Areas could be saved by sharing the common parts of the functions. SoC consists of many applications and each application is formed by many functional modules. So the design space for a multi-mode SoC system is huge in general. If we apply multi-mode design methodology to some selected functional modules among this design space, the amount of area savings can be very different depending on which modules are selected for merge. Therefore, DSE (Design Space Exploration) of finding functional modules to be merged is indispensable to achieve maximal total area reduction. But previous researches on multi-mode design are mostly focused on how to merge target functional modules that have been selected by the researchers' arbitrary standard. DSE related researches could be hardly found. Exhaustive search, however, is almost impossible because of huge design space, so fast and reliable heuristic algorithm for DSE is needed. If we can efficiently estimate the amount of area saving for a given combination of functional modules, it could be used as the key-factor of that DSE algorithm. Area savings of multi-mode architecture is gained by sharing functional units or registers that are needed in each target functional module. But additional mux would be used because of the sharing

the final area savings can be calculated by the difference between the area decrease due to sharing and the area increase due to adding muxes. This thesis proposes the method of estimating minimum area savings obtained by applying a multi-mode design method to highlevel synthesis with initiation interval constraints. This estimation considers reduced number of functional units due to sharing, increased number of muxes with simple mux minimizing binding algorithm, and simple estimation of the number of registers. This thesis also validates the proposed approach to estimation of area saving by comparing the estimation results with real amounts of area saving. The proposed estimation method has low computational complexity, thus enables fast exploration of the huge design space.