2배 시간증폭기와 버니어 링 구조의 TDC를 이용한 All-Digital PLL

Abstract

컴퓨터 및 전자통신 기술이 발달함에 따라 데이터의 전송방식과 전송속도를 향상시키기 위한 노력이 수십 년에 걸쳐 연구되었고 그 중 가장 대표적으로 Phase-Locked Loop (PLL) 을 사용하여 클락을 합성하는 통신 시스템 회로 또한 상당한 연구가 진행되었다. Charge Pump를 이용한 Analog PLL이 이론적으로 비교적 정확하게 분석되었고 많은 연구와 발전을 이루었으나 루프 필터에서 패시브소자를 사용한다는 점 또는 각종 부정합에 의한 성능의 감소 때문에 이를 대체할 수 있는 PLL이 연구되었고 이 중 하나가 All-Digital PLL (ADPLL) 이다. 본 논문에서는 20Gbps의 고속의 송수신기에서 사용할 10GHz의 클락을 합성시키기 위한 All-Digital PLL을 제안한다. 특히 ADPLL의 Time-to-Digital Converter는 Ring 구조로 구현하여 내부회로를 재활용하여 Dynamic Range를 비약적으로 넓게 가졌으며, Time Amplifier를 이용하여 Dynamic Range의 손실 없이 Effective Resolution을 절반으로 감소시켰다. 위 회로는 TSMC사의 65nm 공정으로 구현되었으며 ADPLL은 전체 면적은 430um X 250um이며, 그 중 TDC는 130um X 250um의 면적을 차지한다. ADPLL의 동작주파수는 10GHz이나 다양한 동작범위에서 동작할 수 있도록 구현되어 있으며 8GHz부터 13GHz에서도 동작시킬 수 있다. 10GHz 동작모드에서의 전력소모는 TDC의 아날로그 영역 회로에서 6mW, DLF를 포함한 디지털 영역에서 6mW, DCO에서 6mW로 총 18mW이다.

As computer and electronic communication technology innovate themselves, there have been a tremendous amount of researches to improve data transfer protocol and data rate. A majority of communication systems make use of phase-locked loops (PLL) to synthesize clock with target frequency. PLL using charge pumps has been improved significantly but due to its capacitor and all kinds of mismatches that degrade performance, people have done research to look for candidates to replace analog PLL. All-Digital PLL is one of leading ones. In this paper, ADPLL to synthesize 10GHz clock for 20Gbps high-speed transceiver is presented. It uses a time-to-digital converter which allows detecting wide time range with only small area occupied. This circuit is implemented in 65nm process and its area is 400x250um2. ADPLL operates at 10GHz but also in other frequencies: from 5.5GHz to 12GHz. It consumes 17mW power in total: 5mW for TDC, 6mW for digital domain including DLF, and 6mW for DCO.