클락 타이밍 위반을 해결하기 위한 다중의 가변 지연 버퍼 활용

Abstract

클락 트리(clock tree) 합성에 있어 클락 스큐 제약조건(clock skew constraint)을 만족시키는 것은 매우 중요한 일이다. 또한 집적회로 설계의 추세가 사용 목적(application)에 따라 공급 전압(supply voltage)이 변하는 다중 전력 모드(multiple power mode)를 지원하는 쪽으로 증가하고 있는데, 클락 신호 지연시간(clock signal delay) 또한 실행 도중 다양하게 변하기 때문에 모든 전력 모드에서 클락 스큐 제약조건을 만족시키는 것은 더욱 어려운 일이 된다. 최근의 연구들은 지연시간을 다양하게 조정할 수 있는 가변 지연 버퍼(adjustable delay buffer, ADB)를 사용하면 다중 전력 모드 하의 클락 스큐 변화 문제를 효과적으로 해결할 수 있음을 보였다. 하지만, 이전 ADB 할당에 대한 연구들은 본질적으로 두 가지 치명적인 문제들을 수반하고 있는데, 이는 (1) ADB에 의해 조정된 지연시간은 항상 증가한다는 점과 (2) (저비용의) 버퍼 사이징(buffer sizing)이 앞서서 고려되지 않았거나 전혀 고려되지 않았다는 점이다. 두 가지 한계를 극복하는 것이 클락 스큐 제약조건을 해결하는데 얼마나 효과적인지 살펴보기 위해, CADB(capacitor based ADB, 캐패시터 기반의 ADB)와 IADB(inverter based ADB, 인버터 기반의 ADB)라 칭할 두 종류의 ADB의 특성을 묘사하고, IADB에 의해 조정된 지연시간이 감소한다는 것을 보일 것이다. 또한 몇 가지 다중 전력 모드 하의 클락 트리에서 클락 스큐 위반(violation) 문제가 버퍼 사이징 기법과 소수의 IADB와 CADB의 사용을 동시에 적용함으로써 해결될 수 있음을 보일 것이다. 본 논문에서 제안하는 버퍼 사이징과 ADB 할당이 더해진 알고리즘은 클락 신호 지연시간을 증가/감소시키기 위한 (저비용의) 버퍼 사이징, IADB의 할당을 통한 지연시간 감소, 그리고 CADB의 할당을 통한 지연시간의 증가의 세 단계로 이뤄져 있다. 90~130ps의 클락 스큐 제한조건 하에서 진행된 벤치마크 실험 결과에선, 이전까지 가장 좋은 것으로 알려진 CADB 알고리즘에 비해, 본 논문에서 제안된 버퍼 사이징, CADB, IADB들을 활용한 알고리즘을 사용했을 때 56.3% 적은 수의 ADB가 사용되고, 클락 지연시간(clock latency)은 11.5% 줄어들며, ADB가 차지하는 면적은 50.3% 감소하는 것으로 나타났다.