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고해상도 영상 처리를 위한 HEVC 디코더의 효율적인 병렬 처리 기법
An Efficient Parallelization Technique of HEVC Decoder for High Resolution Video Processing

DC Field Value Language
dc.contributor.advisor하순회-
dc.contributor.author최준철-
dc.date.accessioned2017-07-14T02:55:13Z-
dc.date.available2017-07-14T02:55:13Z-
dc.date.issued2014-02-
dc.identifier.other000000018072-
dc.identifier.urihttps://hdl.handle.net/10371/123054-
dc.description학위논문 (석사)-- 서울대학교 대학원 : 전기·컴퓨터공학부, 2014. 2. 하순회.-
dc.description.abstract4K 수준의 고해상도 영상, 3D 지원, Multi-view 등 차세대 TV에 대한 사용자의 요구사항이 지속적으로 증가하고 있으며 디지털 디스플레이 기술의 지속적인 발전으로 고화질 차세대 TV가 개발되고 있다. 또한 이러한 고해상도 영상 처리를 지원하기 위해 새로운 코덱(codec) 역시 개발되고 있으며, High Efficiency Video Coding(HEVC)가 그러한 코덱 중 하나이다. HEVC는 기존 h.264 코덱 대비 더 높은 영상 압축률 및 영상 품질을 제공하여 차세대 TV에 사용될 코덱으로 적합하다고 여겨지고 있으나, HEVC 기준 소프트웨어가 순차 수행되도록 구현되어 있기 때문에 최근의 SoC 설계 경향인 멀티코어 시스템을 충분히 활용하지 못하는 문제점을 가지고 있다. 본 논문은 멀티코어 기반 차세대 TV 플랫폼에서의 병렬화를 통한 성능 개선 및 SoC 설계 공간 탐색 등을 지원할 수 있는 소프트웨어 모델을 만드는 것을 목표로 하고 있으며, 이를 위해 유연한 시스템을 지원할 수 있도록 멀티코어를 최대한 활용하여 시간당 처리량을 최대화 하는 태스크 그래프 모델 기반의 병렬처리 기법을 제안한다. 또한 영상 처리 알고리즘이 여러 데이터에 동일한 연산을 반복하는 연산 패턴을 보인다는 점에 착안하여 Single Instruction Multi Data (SIMD) 명령어를 통한 병렬 처리 기법도 제안한다. 제안하는 기법의 우수성을 실험을 통해 확인하였으며, 실험 결과 2560x1600 해상도의 예제에서 순차 수행 대비 최대 15.59배, 3840x2160예제에서 15.85배의 성능 증가를 얻었다.-
dc.description.abstractNext generation TV have been developed according to the advances of display technology. It is expected to have high resolution above 4K and to support additional functions such as 3D display and multi-view for enriching user experience. Efficient codec have been also developed in order to process high resolution videos faster than existing codecs, and High Efficiency Video Coding (HEVC) is the most representative one. HEVC is considered as the most appropriate video codec for next generation TV since HEVC provides more efficient video compression and higher video quality compared to existing codecs. However, HEVC reference software cannot fully utilize multi-core system resources, which is the trend of recent SoC design, because it is implemented to be executed sequentially on single-core. In this paper, we propose parallelization technique of HEVC decoder based on task graph model. Our technique aims for providing flexible software model to support design space exploration for the design of next generation TV SoC, and to increase throughput performance by parallel processing on multi-core SoC platform. In addition to task graph based technique, we propose Single Instruction Multi Data (SIMD) based optimization. Performance increase by our technique is verified with experimental results. We achieves speed-up of 15.59 for 2560x1600 sequences and 15.85 for 3840x2160 sequences, compared to base reference software.-
dc.description.tableofcontents요약 i
목차 ii
그림 목차 iv
표 목차 vi
제 1 장 서론 1
제 2 장 관련연구 3
제 3 장 배경 6
제 4 장 HEVC 디코더 분석 8
4.1 HEVC 디코더 알고리즘 흐름 분석 8
4.2 HEVC 디코더 태스크 간 의존관계 분석 9
4.2.1 태스크 내부 의존관계 9
4.2.1.1 Read, Parse 태스크 내부 의존관계 9
4.2.1.2 Decode 태스크 내부 의존관계 9
4.2.1.3 DF 태스크 내부 의존관계 9
4.2.1.4 SAO 태스크 내부 의존관계 10
4.2.2 태스크 간 의존관계 10
4.2.2.1 Parse 태스크와 Decode 태스크 간 의존관계 10
4.2.2.2 Decode 태스크와 DF 태스크 간 의존관계 10
4.2.2.3 DF 태스크와 SAO 태스크 간 의존관계 11
4.2.2.4 SAO 태스크와 Decode 태스크 간 의존관계 11
4.3 태스크 별 수행시간 분석 11
제 5 장 제안하는 병렬 처리 기법 14
5.1 태스크 그래프 모델 기반 병렬 처리 기법 14
5.1.1 태스크 단위 변환 및 병렬화 구현 18
5.2 SIMD 명령어를 사용한 병렬 처리 기법 27
5.2.1 수평방향 DF 강 필터 SIMD 병렬화 28
5.2.2 SAO 0도 필터 SIMD 병렬화 30
제 6 장 성능 분석 실험 32
6.1 Parse 태스크 수 변화에 따른 디코딩 성능 33
6.2 매핑 변경에 따른 성능 변화 35
6.3 SIMD 병렬화에 의한 성능 향상 37
6.4 제안하는 기법에 의한 성능 향상 38
제 7 장 결론 42
참고문헌 43
Abstract 45
-
dc.formatapplication/pdf-
dc.format.extent1451642 bytes-
dc.format.mediumapplication/pdf-
dc.language.isoko-
dc.publisher서울대학교 대학원-
dc.subject4K 해상도-
dc.subjectHEVC-
dc.subject멀티코어-
dc.subject병렬처리-
dc.subject설계 공간 탐색-
dc.subject.ddc621-
dc.title고해상도 영상 처리를 위한 HEVC 디코더의 효율적인 병렬 처리 기법-
dc.title.alternativeAn Efficient Parallelization Technique of HEVC Decoder for High Resolution Video Processing-
dc.typeThesis-
dc.contributor.AlternativeAuthorJunchul Choi-
dc.description.degreeMaster-
dc.citation.pagesvi, 46-
dc.contributor.affiliation공과대학 전기·컴퓨터공학부-
dc.date.awarded2014-02-
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College of Engineering/Engineering Practice School (공과대학/대학원)Dept. of Electrical and Computer Engineering (전기·정보공학부)Theses (Master's Degree_전기·정보공학부)
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