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타이밍 파라미터 증가를 통한 DRAM 선폭 미세화 가속

DC Field Value Language
dc.contributor.advisor안정호-
dc.contributor.author성민철-
dc.date.accessioned2018-05-29T04:49:06Z-
dc.date.available2020-03-02T02:41:50Z-
dc.date.issued2018-02-
dc.identifier.other000000149675-
dc.identifier.urihttps://hdl.handle.net/10371/142284-
dc.description학위논문 (석사)-- 서울대학교 대학원 : 융합과학기술대학원 융합과학부, 2018. 2. 안정호.-
dc.description.abstractDRAM은 수십 년 동안 컴퓨터 시스템의 주 기억장치로 사용되어 왔으며, 이는 공정 기술의 진보를 통해 최소 선폭(half pitch)을 지속적으로 미세화(scaling)함으로써 집적도의 증가에 따른 칩 당 용량(capacity)의 증가와 부하용량(loading capacitance)의 감소에 따른 성능개선을 동시에 얻을 수 있었기 때문이다. 그러나 최근 최소 선폭이 10nm대에 접어들며 저항의 급격한 증가, 셀 커패시터 용량(cell capacitance)의 급격한 감소, 공정 미세화에 의한 공정 편차의 증가라는 세 가지의 새로운 도전들에 직면하고 있으며, 이들은 기존의 공정기술 만으로는 극복이 어려워 선폭 미세화의 속도는 느려지고 있다. 지금까지는 주로 선폭의 미세화로 인한 메모리 칩의 용량증가를 통해 컴퓨터 시스템의 메모리 용량을 증가시켜 왔으므로 미세화가 지연될 경우 늘어나고 있는 대용량 메모리 시스템에 대한 요구를 충족시키기 어려워질 것으로 예상된다.
이 논문에서는 DRAM의 미세화를 가로막는 세가지 문제들을 억제하고 미세화를 가속하기 위해, DRAM 접근 지연시간이 전체 메모리 접근 시간에서 차지하는 비율이 작다는 것을 이용하여 DRAM접근 지연시간을 구성하는 일부 파라미터를 증가(열화)시킴으로써 공정 제약을 완화시키는 방향으로의 해결책을 제시하고자 한다. 특정 타이밍 파라미터 증가를 통해 저항 증가로 인한 읽기, 쓰기 동작의 지연에 필요한 시간을 확보하여 저항 증가를 상쇄할 수 있다. 셀 커패시터 용량 저하에 따른 센싱 마진(sensing margin) 감소를 비트라인 기생 용량(bitline parasitic capacitance)을 감소시키는 대신 저항을 증가시킴으로써 해결하고, 저항 증가는 타이밍 파라미터 증가를 통해 상쇄할 수 있다. SPICE 시뮬레이션 결과, 특정 DRAM 타이밍 파라미터들을 각각14~43% 증가시켰을 때 워드라인, 비트라인 저항증가를 각각 3배, 2배까지 허용할 수 있고, 셀 커패시터 용량이 30% 감소함에 따라 발생하는 센싱 마진의 저하를 상쇄할 수 있다. 본 논문에서 제안한 방법의 타당성을 검토하기 위하여 최신 인텔 서버(Broadwell)에서 DRAM 타이밍 파라미터들을 50% 증가시킨 후 성능 평가 시, 성능저하는 최대 5.8%로 제한적인 것을 확인하였다. 추가적으로 본 방법을 이용하여 용량 최적화 DRAM(Capacity Optimized DRAM: COD)을 설계할 때 뱅크 수와 뱅크 구성에 따른 장, 단점을 검토하고 시뮬레이션을 통해 성능을 평가하였다. 그 결과 뱅크 수를 늘릴 경우 칩의 면적이 약 3% 증가하지만 병렬성의 증가로 인해 성능이 평균 2.5% 개선되는 것을 확인하였다.
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dc.description.tableofcontents1. Introduction 1
1.1. 연구기여 6
1.2. Outline 7

2. Background 8
2.1. 현대 DRAM의 구조 8
2.2. DRAM의 동작 12
2.3. DRAM 타이밍 파라미터가 접근시간과 시스템 성능에 미치는 영향 15
2.4. DRAM 선폭 미세화가 타이밍 파라미터에 미치는 영향 18

3. 타이밍 파라미터 완화를 통한 선폭 미세화 22
3.1. DRAM 선폭 미세화에 따른 소자 파라미터 변화 22
3.1.1. tRCD, tRP 증가를 통한 워드라인 저항증가 허용 22
3.1.2. tRP, tWR, tRAS 증가를 통한 통한 센싱마진 보상 25
3.1.3. 타이밍 파라미터 증가가 시스템 성능에 미치는 영향 평가 28
3.2. COD(Capacity Optimized DRAM) 칩 구조(chip architecture)검토 32
3.2.1. COD의 네 가지 칩 구조 33
3.2.2. COD 네 가지 칩 구조 별 지연시간 36
3.2.3. 칩 구조에 따른 시스템 성능평가를 위한 McSimA+ 시뮬레이션 결과 38

4. Conclusion 42
Bibliography 44
Abstract 47
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dc.formatapplication/pdf-
dc.format.extent1806332 bytes-
dc.format.mediumapplication/pdf-
dc.language.isoko-
dc.publisher서울대학교 대학원-
dc.subject메모리 시스템-
dc.subject디램-
dc.subject선폭 미세화-
dc.subject.ddc620.82-
dc.title타이밍 파라미터 증가를 통한 DRAM 선폭 미세화 가속-
dc.typeThesis-
dc.description.degreeMaster-
dc.contributor.affiliation융합과학기술대학원 융합과학부-
dc.date.awarded2018-02-
Appears in Collections:
Graduate School of Convergence Science and Technology (융합과학기술대학원)Dept. of Transdisciplinary Studies(융합과학부)Theses (Master's Degree_융합과학부)
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