A Study on Subharmonically Injection-Locked PLL With Dual-Edge Complementary Switched Injection

Abstract

높은 속도의 어플리케이션의 수요 증가로 인하여 좋은 성능의 높은 주파수 생성기의 요구가 증가하고 있다. 이에 따라 주입 고정 발진기를 이용한 연구가 활발히 진행되고 있다. 본 논문에서는 상보적인 스위치 동작을 이용한 주입 고정 위상 동기화 루프 (subharmonically injection-locked phase-locked loop) 의 설계에 관한 연구에 대해 논의한다. 설계의 간소화를 위하여 상보적인 스위치 동작을 이용한 주입방법 (complementary switched injection) 을 제안하고 서브샘플링 위상 검출기 (sub-sampling phase detector) 를 사용하였다. 스위치 동작을 이용한 주입방법은 펄스발생기를 대체함으로써 지연시간이 발생하지 않도록 하였고 주입 클락의 듀얼 엣지에서 주입이 가능하여 싱글 엣지 주입보다 성능이 좋아진다는 장점이 있다. 서브샘플링 위상 검출기 또한 위상 동기화 루프의 피드백 경로에서 지연시간이 발생하지 않기 때문에 추가적인 주입 타이밍 루프가 없어도 주입 경로와 위상 동기화 루프에서 위상이 조정될 때 서로간의 불일치가 발생하지 않는다. 또한, 제안된 구조의 주입 고정 위상 동기화 루프는 전압이나 온도에 덜 민감하게 설계되었다. 제안한 스위치 동작을 이용한 주입방법을 전하 이동을 기반으로 분석하였고 잘못된 타이밍에 주입이 되었을 때 레퍼런스 스퍼에 대한 성능을 비교하였다. 65-nm CMOS 공정을 이용하여 만들어진 칩은 5 GHz 에서 15.4 mW의 파워 소모와 0.06 mm2 의 면적을 가진다. 또한, 동작영역은 2.5 GHz 에서 5.6 GHz 를 가지며5 GHz 에서168 fs rms지터를 갖는다.

As increasing demands for high speeds link systems and requiring design challenges in clock generation, the injection locking technique is widely used in clock multiplication. However, it is still difficult to design high performance of injection-locked clock multiplier (ILCM) because of its narrow lock-in range. In this thesis, a low-phase-noise subharmonically injection-locked sub-sampling all-digital phase-locked loop (ILPLL) is proposed using a dual-edge complementary switched injection (CSI) technique and sub-sampling bang-bang phase detector (SSBBPD) without an injection pulse generation and injection timing calibration circuitry. With the proposed IL-DCO and SSBBPD, the phase alignment mismatch between the PLL loop and injection path does not occurs and makes it possible to exhibit a simplified architecture.

Because the CSI technique exploits dual-edge injection, the performance impact of dual-edge injection when inaccurate injection time occurs is analyzed. Also, the CSI technique is analyzed with base on the charge transfer and derives the realignment factor of the injection. With the CSI technique and the direct connection of the digitally controlled oscillator (DCO) clock to the SSBBPD, the timing mismatch between the PLL loop and injection path becomes less sensitive to voltage and temperature drift. The proposed ILPLL prototype is fabricated in a 65-nm CMOS process and achieves a 168-fs integrated RMS jitter over 1 kHz to 40 MHz at a 5-GHz output frequency with 156.25-MHz reference clock while consuming 15.4 mW with an active area of 0.06 mm2.