Design of Injection-Locked PLL and CDR with Circuit Techniques for Optimum Operation

Abstract

본 논문에서는 고속 시리얼 링크에서 사용할 수 있는 주입-고정화 기술 (Injection-locking technique) 을 제안한다. 클럭 생성기에서는, 깨끗한 레퍼런스 클럭의 에지를 직접 발진기 (oscillator) 에 주입하기 때문에, 좋은 지터 특성을 얻을 수가 있다. 그러나, 레퍼런스 클럭과 발진기의 주파수가 정확하게 맞지 않으면, 최적의 동작 상태를 보장할 수 없다. 또한, 넓은 밴드위스를 얻기 위하여 주입 세기 (Injection strength) 는 가장 강한 값을 가질 수 있도록 설계하여야 한다.

첫번째로, 기존의 주입-고정 위상-동기화 루프 (Injection-locked phase-locked loop) 에 존재하는 경로 불일치 (path mismatch) 문제를 절반-에지 주입 (half-edge injection) 기술과 뱅뱅 위상-주파수 검출기 (bang-bang phase-frequency detector) 의 결과를 나누는 방법으로 해결하였다. 경로 불일치 문제를 해결함으로써, 레퍼런스 클럭과 발진기 사이의 주파수 차이가 평균적으로 없어졌으며, 이로 인하여 주입 고정의 효과를 극대화 할 수 있었다. 제안하는 주입-고정 위상-동기화 루프는 0.9 V 의 정격 전압과 5 GHz 의 클럭 속도에서 5.65 mW 의 전력을 소모한다. 1 kHz 에서 40 MHz 까지 적분된 지터의 양은 152 fs 이며, 레퍼런스 클럭 주파수 대역과와 2분주 대역에서의 측정된 스퍼의 양은 각각 –62 dBc 와 –53 dBc 이다.

두번째로, 주입-고정 위상-동기화 루프의 밴드위스를 넓게 가져가기 위하여, 주입 세기를 최대한 높은 값으로 만들 수 있는 기술을 제안한다. 주입-고정 발진기 (injection-locked oscillator) 의 위상 영역 응답 (phase domain response) 을 실제 구현된 회로에 대하여 분석하고, 이를 변형함으로써, 정확한 위상 영역 응답을 구할 수 있었으며, 최적의 동작 영역 또한 확보할 수가 있었다. 제안하는 주입-고정 위상-동기화 루프는 1.3 V 의 정격 전압과 15 GHz 의 클럭 속도에서 17.8 mW 의 전력을 소모하였고, 적분된 지터의 양은 213 fs 이고, 레퍼런스 스퍼의 양은 –51 dBc 이다.

세번째로, 클럭 및 데이터 복구 회로 설계에 있어서, 높은 지터 내성 (jitter tolerance) 특성을 얻기 위하여 주입-고정 발진기가 사용되었다. 주입-고정 위상-고정화 루프에서와 마찬가지로, 경로 불일치 문제를 제안하는 추적 루프를 이용하여 해결하였다. 제안하는 추적 루프는 기존의 위상 검출기를 변형하는 방식으로 설계가 되었고, 이를 통해 최적의 동작 영역을 보장할 수가 있다. 수신기 앞단의 샘플러에서의 타이밍 마진을 최대한으로 보장할 수 있는 제안하는 회로는 31 MHz 의 사인 지터 주파수에서 1 UIpp 의 지터 크기에서 10–12 보다 적은 비트 에러율을 보인다. 또한, 제안하는 주입-고정 클럭 및 데이터 복구 회로는 10 Gb/s 의 데이터 속도에서 1.28 pJ/bit 의 에너지 효율을 가진다.

Innovative injection-locking techniques for a high-speed serial link are proposed in both transmitter and receiver. Superior jitter performance is achieved using directly injecting the edge of the input signal to the oscillator. However, a frequency mismatch between the reference input and the local os-cillator should be precisely adjusted to deliver the desired operation behavior. Besides, the injection strength should be chosen as a maximal value to achieve a wide bandwidth of the overall structure.

Firstly, a path-mismatch issue in the injection-locked phase-locked loop (ILPLL) is resolved by using a half-edge injection and deserialization of error information in the bang-bang phase and frequency detector (BBPFD). The in-jection timing is continuously tracked, and the frequency error between the reference clock and the local oscillator vanishes. The timing calibrator enables a robust ILPLL operation over the process, voltage, and temperature (PVT) variations. The proposed ILPLL consumes 5.65 mW at 5 GHz with 0.9-V sup-ply voltage. The measured jitter integrated from 1 kHz to 40 MHz is 152 fs, and the spur levels at the reference and second subharmonic are –62 dBc and –53 dBc, respectively.

Secondly, to achieve a maximum bandwidth of the ILPLL, a technique that increases the injection strength as large as possible is proposed. Also, a phase domain response (PDR) of the injection-locked oscillator (ILO) is ana-lyzed and re-derived for the physically implemented circuits. By doing so, more accurate PDR is obtained, and the optimal locking point is found. Thanks to the modification of the PDR and the exclusion of the pulse generator, this work achieves a minimum reference spur and integrated jitter in both at the 15-GHz clock. The proposed ILPLL shows integrated jitter from 1 kHz to 40 MHz of 213 fs while achieving a power consumption of 17.81 mW at a clock rate of 15 GHz.

Third, the injection-locking technique is applied to a clock and data re-covery (CDR) circuit. To widen the bandwidth of the jitter tolerance (JTOL), directly modulating the phase of the local oscillator is adopted using a rising-edge injection method. Also, similar to an ILPLL structure, a path mismatch between the injection path and the feedback system is compensated using the proposed tracking loop. Just modifying the conventional phase detection logic, 2X oversampling, the path mismatch is detected and eliminated to operate in the desired operating condition. The timing margin of the sampler is maximized thanks to the proposed tracking loop, and it satisfies the bit error rate less than 10-12 as 1-UIpp amplitude at the sinusoidal jitter frequency of 31 MHz. Also, the proposed ILCDR achieves the highest energy efficiency of 1.28 pJ/bit among the fully functional ILCDR chips published in the literature.