그래픽 DRAM의 다중뱅크구조 최적화 연구

Abstract

최근 GPGPU (General Purpose Graphics Processing Unit)가 고성능 계산에 널리 사용됨에 따라 높은 대역폭을 가지는 그래픽 DRAM에 대한 수요가 늘고 있다. 이에 따라 GDDR (Graphics Double Data Rate) DRAM이 산업표준으로 개발되어 사용되고 있다. GDDR5 SGRAM (Synchronous Graphics RAM) 에서는 핀 대역폭이 모델에 따라 최대 6.0 Gbps에 이른다. GPGPU의 경우 메모리 접근이 주가 되는 프로그램의 경우, 수행시간은 DRAM 의 대역폭에 제한된다. 그러나, DRAM의 클락 주파수를 올려도 DRAM 내부의 데이터 처리 속도가 느리기 때문에 메모리 대역폭이 꼭 대폭 증가하는 것은 아니다. GDDR에서는 이 문제를 해결하기 위해서 여러 개의 뱅크 (bank) 구조를 채용하였다. 본 논문에서는 클락 주파수와 뱅크 개수를 변화시키는 것이 대역폭 증가에 미치는 영향을 분석하였다. 이를 분석하기 위하여, 데이터 버스 사용 시간, 뱅크 사용 시간 및 상호 뱅크 간섭 시간의 세가지 지표를 사용하였다. DRAM의 클락 주파수가 높아지면 데이터 버스 사용 시간은 줄어들지만, DRAM 내부에서 메모리 요청을 처리하는 시간은 크게 변화가 없기 때문에, 전체적인 수행시간은 클락 주파수에 따라 비례하여 감소하지 않게 된다. 따라서, GPGPU의 프로그램 수행시간을 줄이기 위해서는 DRAM의 클락 속도 증가뿐만 아니라 DRAM 내부에서 메모리 요청을 처리하는 시간을 줄이는 것이 필수적이나, 이는 최대 전류가 제한되어있는 DRAM의 구조상 매우 어려운 문제이다. 멀티 뱅크 DRAM 구조는 클락을 증가 시키는 대신에 DRAM 내부에 병렬의 뱅크 구조를 갖추어 평균 처리시간을 줄이는 것이다. 이러한 구조에서는 뱅크의 수를 늘 릴 때 메모리 요청을 처리하는 시간 이 줄어드는 것을 예상할 수 있지만, 뱅크 간에 공유되는 버스들과 DRAM 칩 상의 전류 제한으로 인하여 지연시간 이 증가한다. 그러므로, 향후 DRAM에서 뱅크 수 증가의 효과를 극대화하기 위해서는 이 지연시간을 줄이는 것이 중요하다. 또한, 고정된 DRAM 클락 주파수에서는 뱅크의 개수를 어느 정도 늘리게 되면 데이터 버스가 포화되기 때문에 뱅크의 개수를 크게 늘릴 필요는 없다. 본 논문에서는 향후 DRAM에서 최적 뱅크의 개수를 제시하고자 프로그램의 메모리 접근 패턴을 반영한 DRAM 성능 모델을 제시한다. 본 연구에서는 메모리 접근 패턴을 프로파일링 (profiling)에 기반한 확률 모델로 나타내었고, 이를 뱅크의 개수와 연관시켜, DRAM의 성능 모델을 제시하였다.

As the performance of computer systems increases, the peak bandwidth of the DRAM system needs to be improved. For this purpose, the DRAM clock frequency has been increased substantailly since the introduction of the synchronous DRAM. In GDDR5 (Graphics Double Data Rate 5)-SGRAM (synchronous Graphics Random Access Memory), the pin bandwidth has been raised up to 6.0 Gbps. Although the extent of execution time affected by the underlying memory systems is a complex function of latency and memory access behavior of a program, the performance of memory intensive applications are likely to be bounded by the DRAM bandwidth. This phenomenon is especially more apparent in multi-threaded architectures. However, increasing the DRAM clock frequency alone is not enough for reducing the execution time. Reading cells in DRAM actually takes much time when compared with that in SRAM, and the access time is not reduced much as the semiconductor process technology advances. In this work, the performance of multi-bank DRAMs when increasing the clock frequency is analyzed. We employ three metrics: data bus busy time, bank busy time, and inter-bank interference time. The analysis result shows that the bank busy time is a more dominant factor that determines the execution time than the data bus busy time. The bank busy time can be reduced by increasing the number of banks. The bank busy time is almost inversely proportional to the number of banks. However, the inter-bank interference time becomes the performance bottleneck when the number of banks becomes large enough. Therefore, this work suggests that, for design of the future multi-bank DRAM systems, the side-effects also have to be considered seriously to efficiently exploit the increased bandwidth of high frequency DRAM.