데이터 접근 패턴을 고려한 요구 기반 FTL 내 캐시의 동적 관리 기법

Abstract

NAND 플래시 메모리는 낮은 전력 소비와 높은 성능으로 인해 휴대용 기기에 널리 사용되고 있다. FTL은 플래시의 물리적 페이지를 논리적 페이지 번호와 매핑 시켜주는 소프트웨어 계층으로 플래시 전체의 성능에 영향을 끼친다. 그 중 페이지 기반 매핑 기법을 적용한 FTL은 유연성이 높고 속도가 빠르나 주소 변환 테이블의 크기가 큰 단점이 있다. 이를 해결하기 위해 자주 접근되는 영역의 매핑 정보만을 모아서 SRAM 캐시에 올려놓는 Demand-based FTL(DFTL)이 제안되었다. DFTL에서는 CMT(Cache Mapping Table) 캐시의 적중률이 떨어지는 경우 빈번한 NAND 플래시 메모리 접근으로 인한 오버헤드가 발생하게 된다. 이러한 문제는 저장 장치에서 흔히 발생하는 일반적인 순차 접근에서조차 문제가 된다. 이에 본 논문에서는 저장 장치의 접근 패턴을 예측하여 CMT 캐시의 엔트리를 미리 읽어오는 기법을 제안한다. 제안하는 기법은 저장 장치 접근 패턴의 순차성을 판단하여 논리적으로 연속된 매핑 정보를 미리 CMT 캐시에 올려놓는다. 이 때 미리 읽어오는 매핑 정보의 개수는 동적으로 관리한다. 또한 CMT 캐시에서 발생하는 쓰레싱(thrashing)을 파악하기 위해 쫓겨나는 희생 엔트리의 재 접근 여부를 분석하여 이를 활용하였으며, 추가적으로 CMT 캐시의 교체 기법에 대해 제안하였다. 실험 결과에서 본 기법은 기존의 DFTL에 비해 약간의 공간 오버헤드와 함께 읽기 30%, 쓰기 24% 감소한 평균 응답 시간을 보였다.

Flash memory is widely used in mobile devices due to these features like low consumption and the high performance. Flash Translation Layer (FTL) is the software layer managing the mapping between Flash memory and upper layers, which affects the entire performance of Flash devices. In various FTL scheme, page-level FTL has the flexibility and the high performance, but the size of the page mapping table is a big disadvantage. To solve this problem, Demand-based FTL (DFTL) has been proposed, which only keeps frequently used mapping addresses in mapping table cache. In DFTL, overhead is occurred by Flash memory access when the hit ratio of CMT (Cached Mapping Table) is decreased. These problems are common, even in general sequential access. Thus, we propose a scheme which predicts storage access pattern and reads referenced entry of CMT in advance. This scheme predicts storage access pattern and puts the continuous mapping address in CMT when these accesses are sequential. In that case, the amount of address entries is managed dynamically. It also determines whether evicted entry is accessed repeatedly for recognizing the occurrence of thrashing. Finally, we propose a replacement policy of CMT. In the experimental results, the proposed scheme reduces average response time by read 30%, write 24% with a little space overhead compared to an existing DFTL.