재겨냥성 컴파일러를 이용한 VLIW 아키텍처에서의 Soft Error Correction

Abstract

오늘날 임베디드 시스템 설계에 있어서 저전력 공급, 칩 사이즈 축소, 낮은 노이즈 마진 등 공정기술의 발전으로 말미암아 soft error는 기하급수적으로 늘어나고 있다. VLIW 아키텍처와 같은 임베디드 시스템에서 이러한 잠시적인 오류들을 극복할 detection 연구들은 끊임없이 진행되어 왔었지만 비싼 recovery 비용으로 말미암아 correction에 관한 연구들은 부족했다. 본 논문에서는 VLIW 아키텍처의 코드 특성상 많이 생기는 NOP instruction을 Retargetable compiler를 이용하여 가능한 많은 duplicate instruction을 만들어 대체함으로써 아키텍처의 reliability를 높여주려고 한다. 즉 duplicate instruction의 결과 값과 original instruction의 결과 값을 비교하여 다르면 duplicate instruction을 다시 실행시켜 얻은 3개의 값을 갖고 TMR voting mechanism을 이용하여 결국 정확한 결과 값을 얻어낸다. 또한 일반적인 VLIW 아키텍처에서 full instruction duplicate로 말미암아 코드 사이즈가 늘어나는 메모리 손실을 줄이고자 VLIW의 변형형태인 VLES 아키텍처에 soft error correction 아이디어를 접목시켜 보여주고 있다. 본 연구의 핵심은 VLIW 및 VLES 아키텍처에서 낮은 cost overhead로 soft error를 correction하여 시스템의 reliability를 높이는데 있다.

Today, with technology scaling, i.e., shrinking feature sizes, decreasing voltage level, lower noise margins, etc., embedded systems are becoming increasingly prone to transient faults. Soft error detection in embedded systems as VLIW architecture is not enough while error correction is expensive for the recovery mechanism. In this work, our objective is that insert duplicated instructions as many as possible to empty slots in VLIW datapath to increase the system reliability. We propose an efficient schedule algorithm based retargetable compiler and enhanced VLIW architecture capable of error correction by duplicating instructions, by re-executing the duplicated instruction, and by adopting the TMR voting mechanism with the help to recovery the system. We also integrate the soft error correction methodology into VLES architecture while VLIW incur code size overhead by fully duplicating instructions. The point of our research is that recovery the soft errors to increase the system reliability by using minimum hardware cost and performance overhead.