3D DRAM Modeling for Future Memory Architectures

Abstract

3D 다이 적층 기술은 메모리 공정을 사용한 다이를 논리 공정을 사용한 다이 위에 쌓아올리는 것을 가능하게 하였다. 이를 통해 기존의 메모리 아키텍처를 상대적으로 논리 다이가 제공하는 높은 대역폭과 낮 은 지연시간을 보이는 새로운 아키텍처로 바꿀 수 있는 기회를 얻게 되었다. 3D DRAM 을 위한 새로운 메모리 시스템 아키텍처를 개발하기 위 해서는 전력(power), 면적(area), 속도(speed) 에 대한 트레이드오프를 찾는 것이 중요하다. 하지만 기존에 존재하는 모델링 툴은 이러한 조건 을 충족시켜 주지 못하고 있다. 본 연구에서는 3D DRAM의 설계 공간 탐색(design space explo- ration)을 위하여 이종 다이를 TSV 적층한 경우에 대한 3D DRAM 모 델을 개발하였다. 또한 메모리 다이에서 담당하던 기능을 로직 다이로 TSV 를 사용하여 분리한 여러 3D 메모리 아키텍처를 제안하고, 만들어 진 모델링 툴을 사용하여 제안된 3D 구조 중에서 최적의 구조를 제시한다.

3D die stacking technology, enables stacking memory dies directly on top of a logic die; thereby provides new opportunities to change memory system architecture that can exploit the ample bandwidth and low latency, provided by a logic die. To develop new memory system architectures for 3D DRAMs, finding engineering trade offs between power, area and speed is important. However, none of the existing modelling tools support these features for archi- tectural studies. In this work, we develop a 3D DRAM model that supports heteroge- neous die stacking through silicon via (TSV) technology, to enable easy design space exploration of 3D DRAMs. We also propose multiple 3D memory architectures that offload a part of functionality previous in memory dies to a a logic die using through silicon vias. The modelling tool is used to identify the optimal 3D structures among the proposed architectures.