Design of Analog Front-End for Low-Power Touchscreen Controller and Circuit Techniques for Low-Power, High-Resolution Analog-to-Digital Converters

Abstract

In this thesis, design of analog front-end (AFE) for low-power touchscreen controller and circuit techniques for low-power, high-resolution analog-to-digital converters (ADCs), including inverter-based delta-sigma (ΔΣ) modulator, voltage-scalable asynchronous successive approximation register (SAR) ADC, and mismatch-insensitive noise-shaping SAR ADC. First of all, an always-on mutual-capacitive touchscreen controller (TSC) with a reconfigurable power consumption of 0.53−13.4 mW, frame rate of 1−120 Hz, and an SNR of 40.0−46.2 dB to support not only a normal sensing mode but also a low-power (LP) and an ultra-low-power (ULP) modes. For the LP and ULP modes, the power-frame rate scalability is realized by a frame rate controller, which turns off analog front-end (AFE) transmitter (TX) and receiver (RX) periodically. Moreover, the TSC improves an out-of-band noise attenuation by utilizing a sixth-order current-mode band-pass filter and second-order incremental hybrid delta-sigma (ΔΣ) modulator, providing an SNR up to 45.8 dB when the display on. The prototype TSC is fabricated in UMC 80-nm high-voltage CMOS technology with an active area of 4.873 mm2. Secondly, a discrete-time (DT) third-order ΔΣ modulator is proposed, which improves its power efficiency by exploiting the proposed dynamic-boost inverter. The dynamic-boost inverter boosts its unity-gain bandwidth dynamically by switching its bias voltage in an integration phase, obtaining better power efficiency with a 50% reduction in static current consumption in the sampling phase. Additionally, the dynamic-boost inverter exploits a self-bias scheme that reduces theDC gain and unity gain bandwidth (UGB) variation of the inverter instead of using an additional bias circuit. For a 25-kHz bandwidth, the modulator achieves a peak SNDR of 84.0 dB, peak SNR of 85.1 dB, and DR of 87.1 dB with a PSRR of 56.8 dB and CMRR of 66.1 dB, dissipating 67 μW at a 1.8-V supply. Furthermore, the modulator maintains a peak SNDR and a DR higher than 82.5 and 85.5 dB, respectively, for a 5−25-kHz BW with a FoMW of 78.4−103.4 fJ/conversion at a 1.5−1.8-V supply. The prototype modulator is fabricated in Magna/Hynix 0.18-μm CMOS technology, occupying an active area of 0.0939 mm2. Thirdly, a power-efficient 10-bit asynchronous successive approximation register (SAR) analog-to-digital converter (ADC) for energy-harvesting body sensor node (BSN) system-on-chip (SoC) applications is proposed. To improve the power efficiencies of analog and digital blocks independently, a dual-supply voltage scheme is adopted, and a clock-to-Q delay compensator is proposed to realize the timing-calibration-free asynchronous operation with scalable supply voltages. For a maximum sampling rate of 20 kS/s, the SNDR is increased by 3 dB and the power consumption of the SAR logic is decreased by 37%, improving the FoMW by 26% with the analog and digital supply voltages of 0.6 V and 0.35 V, compared with the single supply of 0.4 V. To obtain a high effective number of bits (ENOB), the ADC exploits a current-biased dynamic comparator and a capacitive DAC with a modified partial common-centroid layout. With a DNL of +0.18/−0.2 LSB and an INL of +0.26/−0.25 LSB, the ADC achieves an ENOB of 9.64 bits at a sampling rate of 100 kS/s, exhibiting power consumption of 562 nW. The prototype ADC is fabricated in TSMC 0.18-μm RF CMOS technology, occupying an area of 0.0468 mm2. Lastly, a clock/voltage-scalable noise-shaping (NS) SAR ADC is presented for IoT sensor applications. The proposed ADC exploits a second-order passive NS loop with a 3-segmented-input comparator to realize a voltage-scalable in-band noise power suppression of at least -24.5 dB at 0.6–1 V. Furthermore, the 3-bit most significant bit (MSB) shift-register-based cyclic dynamic element matching (DEM) technique is combined with the CIFF NS loop to reduce in-band harmonic distortion by averaging out the MSB mismatch of the capacitive DAC. With the DEM enabled, the SNDR and SFDR are enhanced by up to 3.6 dB and 17.8 dBc, respectively. The NS SAR ADC achieves an ENOB of up to 11.7 bits with a reconfigurable bandwidth of 10–50 kHz at a supply voltage of 0.6–1 V. The prototype ADC was fabricated in Samsung 28-nm LP CMOS technology, occupying an area of 0.0575 mm2.

본 논문에서는 저전력 터치스크린 컨트롤러 아날로그 전단 회로의 설계 방법과, 인버터 기반의 델타 시그마 모듈레이터, 전원 전압이 가변 가능한 비동기식 축차 비교형 아날로그-디지털 변환회로, 변이에 면역성 있는 노이즈 쉐이핑 축차 비교형 아날로그-디지털 변환회로를 포함하는 저전력, 고해상도 아날로그-디지털 변환회로를 위한 회로 기술을 제안한다. 첫 번째로, 일반적인 터치 센싱 모드 뿐만 아니라, 터치로 화면을 잠금해제할 때 필요한 저전력 모드를 지원할 수 있으면서 디스플레이 노이즈에 면역성을 갖는 터치스크린 컨트롤러 아날로그 전단 회로의 설계 방법을 제안한다. 저전력 모드에서는 프레임률을 조절하는 컨트롤러에서 아날로그 전단 회로의 송수신기를 모두 주기적으로 켜고 끔으로써 프레임률에 맞추어 전력 소모를 조절한다. 추가적으로, 고차의 전류 모드 잡음 제거 필터와 anti-aliasing 기능이 있는 델타 시그마 모듈레이터를 통해 터치스크린 패널을 통해 들어오는 외부 잡음의 영향을 줄인다. 이 아날로그 전단 회로는 80-nm 공정에서 제작되어 4.873 mm2 의 활성 면적을 가진다. 또한, 1−120 Hz로 조절 가능한 프레임률에 대하여, 0.53−13.4 mW의 전력을 소모하고 40.0−46.0 dB의 신호 대 잡음비를 가진다. 유기 발광 다이오드 패널의 디스플레이 노이즈가 있을 때에도 최대 45.8 dB의 신호 대 잡음비를 보인다. 두 번째로, 동적으로 대역폭을 조절하는 인버터를 기반으로 하여 전력 효율을 향상시킨 이산시간 델타 시그마 모듈레이터를 제안한다. 이 인버터는 적분기에 사용되는 적분 시간 동안에만 단위 이득 주파수를 증가시키고, 사용되지 않는 샘플 시간 동안에는 이 주파수를 줄여 정적 전류 소모를 50% 줄인다. 또한, 자기 바이어스를 통해 추가적인 바이어스 회로 없이 이득과 단위 이득 주파수의 변이를 줄인다. 이 모듈레이터는 0.18-μm 공정에서 제작되어 0.0939 mm2 의 활성 면적을 가진다. 또한, 25 kHz의 대역폭에 대해서 67 μW 를 소모하며, 84 dB의 신호 대 잡음 및 왜곡비, 87.1 dB의 다이나믹 레인지를 가진다. 세 번째로, 에너지 하베스팅 센서 노드를 위한 전원 전압이 가변 가능한 10 비트의 비동기식 축차 비교형 아날로그-디지털 변환회로를 제안한다. 아날로그와 디지털 전원 전압을 분리하여 성능과 전력 소모를 최적화하였으며, 전원 전압에 따라 변하는 플립플롭의 지연 시간을 보상하여 별도의 캘리브레이션 없이 비동기식 동작을 유지한다. 추가로, 제안하는 구조의 비교기를 통해, 효율적인 디지털-아날로그 변환회로의 스위칭 방식이 동반하는 비교기의 동적 오프셋의 영향과 노이즈를 줄인다. 이 축차 비교형 아날로그-디지털 변환회로는 0.18-μm 공정에서 제작되어 0.0468 mm2 의 활성 면적을 가진다. 또한, 100 kS/s의 샘플 속도에 대하여 9.64 비트의 ENOB를 가지고 564 nW를 소모한다. 마지막으로, 사물인터넷 센서를 위한 동작 주파수와 전원 전압이 가변 가능한 노이즈 쉐이핑 축차 비교형 아날로그-디지털 변환회로를 제안한다. 구현한 수동 노이즈 쉐이핑 루프는 0.6−1V의 가변하는 전원 전압과 변이에 대해서 최소 -24.5 dB이상의 in-band 노이즈 파워 절감 효과를 보인다. 또한, 디지털-아날로그 변환회로의 상위 비트에 대해 dynamic element matching 기술을 적용하여 디지털-아날로그 변환회로의 변이에 의해 발생하는 고조파 왜곡을 줄인다. 이 축차 비교형 아날로그-디지털 변환회로는 28-nm 공정에서 제작되어 0.0575 mm2 의 활성 면적을 가진다. 또한, 0.6−1V의 전원 전압에 대하여, 10−50 kHz의 대역폭과 최대 11.7 비트의 ENOB를 가진다.