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Design of High-Speed Receiver for Video Interface with Adaptive Equalization : 적응 제어 균등화를 이용한 비디오 인터페이스 용 고속 수신기 설계

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Authors
이진형
Advisor
정덕균
Issue Date
2019-08
Publisher
서울대학교 대학원
Keywords
Adaptive equalizationall-digital clock and data recovery (ADCDR)continuous-time linear equalizer (CTLE)decision feedback equalizer (DFE)desired data level (dLev)DisplayPortreceiver (RX)sign-sign least-mean-squares (SSLMS)video interface
Description
학위논문(박사)--서울대학교 대학원 :공과대학 전기·정보공학부,2019. 8. 정덕균.
Abstract
본 논문에서는 새로운 적응 제어 균등화 기술 (adaptive equalization) 을 이용한 비디오 인터페이스 용 수신기를 설계하는 방법을 제안한다. 첫 번째 프로토타입 설계에서는 적응 제어 decision feedback equalizer (DFE)를 이용한 1.62~10 Gb/s의 통신 속도를 가지는 차세대 비디오 상호연결장치를 위한 수신기를 제안한다. 적응 제어 DFE는 길이와 주파수에 따라 변하는 비디오 케이블의 손실을 보상해주어 최상의 비트 오류율 (bit error rate, BER) 성능을 가능하게 해준다. 설계 복잡도와 전력 소모를 줄이기 위하여 직접궤환 (direct feedback) DFE 가 사용되었다. 직접궤환 DFE 구조의 엄격한 시간 제약을 만족시키기 위해서 두 가지의 회로 기술을 제안한다. 먼저, return-to-zero (RZ) 의 데이터 형식을 가지는 StrongARM latch의 출력을 첫 post-cursor의 부호 간 간섭 (inter-symbol interference, ISI) 궤환을 위해 사용한다. 두 번째로, 해당 궤환 경로의 최종 버퍼의 PN 비율을 pull-down의 세기가 pull-up의 세기의 3배가 되도록 조정하였다. 또한, 데이터 DFE의 첫 번째와 두 번째 탭 계수의 평균값을 이용하여 1-tap edge DFE를 구현하였다. 65-nm CMOS 공정을 이용하여 설계되었고, 유효 면적은 0.254mm2이다. 10 Gb/s 속도에서 비트 오류율은 23-dB 손실의 케이블에서 10-12 이하로 측정되었다. 총 전력 소모는 10 Gb/s에서 24.4 mW로, 에너지 효율 2.44 pJ/b 에 해당한다.
두 번째 프로토타입 집적회로에서는 완전 적응 제어 균등화 (fully adaptive equalization)를 이용한 1.62~10.8 Gb/s 속도의 비디오 인터페이스 용 수신기가 설계되었다. DFE 뿐만 아니라 연속 시간 선형 등화기 (continuous-time linear equalizer, CTLE) 의 적응 제어에도 sign-sign least-mean-squares (SSLMS) 알고리즘을 적용하였다. 이러한 접근은 동시 적응 제어와 그에 따른 짧은 적응 제어 시간뿐만 아니라, 추가적인 하드웨어와 그에 따른 전력 소모를 줄여준다. h4와 h5의 평균값이 CTLE 적응 제어의 지표로서 사용되었고, 그 타당성을 수치 해석과 시뮬레이션을 통해 검증하였다. 뿐만 아니라, pre-cursor 부호 간 간섭이 존재할 때 SSLMS 알고리즘의 불완전 적응 제어를 완화하기 위해서 불균등 희망 데이터 레벨 (uneven desired data level, dLev)을 제안하였고 분석하였다. 제안하는 데이터 레벨은 업데이트 방정식의 증가 (up)와 감소 (down)의 비율을 조정함으로써 간단히 얻을 수 있다. 65-nm CMOS 공정을 이용하여 설계되었으며, 유효 면적은 0.174 mm2이다. 제안하는 적응 제어 등화기는 10.8 Gb/s의 속도에서 19 µs 의 총 제어 시간 이내에 34 dB 의 채널 손실을 보상한다. 수신기의 총 전력 소모는 10.8 Gb/s에서 37.2 mW이며, 0.1 pJ/b/dB의 성능 지수 (figure-of-merit, FoM)를 달성하였다.
A design of a video interface receiver with novel adaptive equalization technique is proposed in this thesis. In a first prototype design, a 1.62-to-10-Gb/s receiver for next generation video interconnect with an adaptive decision feedback equalizer (DFE) is presented. The adaptive DFE enables the best bit error rate (BER) performance by compensating for length- and frequency-dependent loss of video cables. A direct feedback DFE is employed to reduce design complexity and power consumption. To meet the stringent timing constraints for the direct-feedback DFE architecture, two circuit techniques are proposed. First, output of the StrongARM latch, which has return-to-zero (RZ) data format, is directly employed for feedback of first post-cursor inter-symbol interference (ISI). Secondly, the PN ratio of a last buffer of the h1 feedback path is adjusted to have 3 times bigger pull-down strength than pull-up strength. 1-tap edge DFE is also employed by using an average of the first and second tap coefficients for the data DFE as the edge DFEs tap coefficient. The prototype IC is implemented in 65-nm CMOS technology and occupies an active area of 0.254mm2. The measured BER at the data rate of 10 Gb/s is lower than 10-12 with a 23-dB loss cable. The receiver consumes 24.4 mW at 10 Gb/s, corresponding to the energy efficiency of 2.44 pJ/b.
In a second prototype IC, a 1.62-to-10.8-Gb/s video interface receiver is designed with fully adaptive equalization. Sign-sign least-mean-squares (SSLMS) algorithm is applied for not only DFE adaptation but also continuous-time linear equalizer (CTLE) adaptation to merge the adaptation methods. This approach facilitates not only concurrent adaptation and resulting short adaptation time, but also diminution of extra hardware and power consumption for the adaptation. Average value of h4 and h5 is used as an indicator for CTLE adaptation and the validity is substantiated by numerical analysis and simulation. Furthermore, an uneven desired data level (dLev) is proposed and analyzed to alleviate insufficient adaptation of SSLMS algorithm in the presence of pre-cursor ISI. The proposed dLev can be acquired by simply adjusting up and down ratio of dLev update equation. The prototype test chip is implemented in 65-nm CMOS technology and occupies an active area of 0.174mm2. The proposed adaptive equalizer compensates for channel loss of up to 34 dB within 19µs of total adaptation time at 10.8 Gb/s. Total power consumption of the receiver is 37.2 mW at 10.8 Gb/s and figure-of-merit (energy efficiency per channel loss at Nyquist frequency) of 0.1 pJ/b/dB is achieved.
Language
eng
URI
https://hdl.handle.net/10371/161982

http://dcollection.snu.ac.kr/common/orgView/000000157003
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College of Engineering/Engineering Practice School (공과대학/대학원)Dept. of Electrical and Computer Engineering (전기·정보공학부)Theses (Ph.D. / Sc.D._전기·정보공학부)
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