하프늄 기반의 고유전율 게이트 유전막의 계면 트랩에 대한 연구

Abstract

지속적인 스케일링을 통한 반도체 소자 특성 개선을 위해서 게이트 유전막의 두께는 2nm 이하로 얇아졌으며, 직접적인 터널링에 의한 게이트 누설 전류를 해결하기 위한 방안으로 고유전율 게이트 유전막과 금속 전극 기술이 도입되었다. 해당 기술은 누설 전류 감소와 게이트 제어력 개선과 관련된 많은 장점을 가지나, 고유전율 게이트 유전막이 적용된 커패시터에서 나타나는 정전용량-전압 히스테리시스의 증가와 전계 효과 트랜지스터에서 보여지는 문턱전압 변화량 증가는 기존의 산화물 대비 매우 높은 계면 트랩 밀도를 가졌음을 잘 설명해준다. 결함에 트랩된 전하는 문턱전압을 변화시켜 소자의 동작을 불안하게 만들고, 캐리어 이동도를 감소시켜 스피드 특성을 저하시키며, 신뢰성과 같은 문제를 일으키기 때문에 적절한 게이트 유전막의 선택을 위해서는 게이트 스택이 가지는 트랩 밀도에 대해 정량적으로 비교하고 분석할 방법과 트랩 증감의 근본적인 원인에 대한 지속적인 연구와 이해가 필요하다. 본 연구는 향후 저전력 디램 제품에서 고유전율 게이트 유전막으로 사용 가능성이 있는 하프늄 실리케이트를 사용하여 금속-절연체-반도체 커패시터 구조에서 게이트 유전막 조건과 두께를 변경하며 나타나는 전기적인 변화를 관찰하였으며, 게이트 유전막의 트랩 밀도 비교와 함께 트랩 증감의 주요 원인이 무엇인지 확인하고자 하였다. 본 연구에서는 깊은 준위 천이 분석 방법을 통해서 기존의 방식으로 어려움이 있었던 2nm 수준의 초박막 게이트 유전막에서 문헌에 보고된 수치와 유사한 수준의 계면 트랩 밀도 결과를 얻었으며, 깊은 준위 천이 분석 스펙트럼의 주요 피크에서 얻어진 정보를 통해 트랩 에너지 준위를 확인하였다. 또한 전자 스핀 공명, 컨덕턴스 등의 결과에서 고유전율 산화막 두께 증가에 따라 트랩 밀도가 증가하는 동일한 경향성을 확인했는데, 이는 고유전막 증착에 사용된 하프늄 클로라이드 전구체에 의한 염소 불순물 증가와 관련성을 가지며, 엑스레이 광전자 분광법/전자 스핀 공명/켈빈 프로브 힘 현미경 등의 결과를 통해 이러한 트랩 밀도는 실리콘 기판과 유전막 계면에 존재하는 전하를 띤 결함과 밀접한 영향성이 있음을 확인했다. 깊은 준위 천이 분석 방법을 포함한 대부분의 트랩 측정 기술들은 게이트 스택에 존재하는 각각의 트랩 구성요소들을 구분하기 위한 추가적인 연구와 노력이 필요하지만, 본 연구는 소자의 성능과 신뢰성을 결정하는 게이트 스택의 핵심인 게이트 유전막을 선정하기 위한 깊은 준위 천이 분석법의 활용 가능성을 충분히 보여주고 있다.

In order to improve device characteristics through continuous CMOS scaling, gate dielectric's EOT has been reduced to less than 2nm, and high-k date dielectric + metal gate technology has been introduced as a solution to solve the gate leakage density by direct tunneling. HKMG technology has many advantages related to improved gate controllability, but the increase of C-V hysteresis in MIS-C and the increase in gate Vt variation seen in FET with high-k gate dielectrics. The charge trapped in the defect changes the Vt, making the device's on / off operation unstable, reducing carrier mobility, reducing the speed characteristics, and causing reliability problems such as BTI. There is a need for continuous research and understanding of methods to quantitatively compare and analyze trap density and the underlying causes of trap increase and decrease. This study compares the trap density by observing the electrical change caused by changing the condition and thickness of gate dielectric (IL vs. IL + High-k) in MIS-C structure using HfSiOx, which can be used as a high-performance and low-power DRAM high-k gate dielectric. We also tried to identify the main cause of the increase and decrease in trap density. In this experiment, through DLTS analysis, we obtained Dit results similar to those reported in the literature at 2nm ultra-thin gate dielectrics, which had been difficult with conventional C-V and conductance methods. The ET obtained from DLTS main peak spectra were found to be 0.35eV (SiO2) and 0.46 to 0.48eV (SiO2 + HfSiOx) above VBM, respectively. In addition, ESR, CV, and Conductance have confirmed the same tendency of increasing Dit with increasing high-k dielectric (HfSiOx) thickness. Increased Dit is associated with increased Cl Impurity by HfCl4 precursor used in high-k deposition, and XPS / ESR / KPFM results show that trap density is related to charged defects at Si Sub to IL(SiO2) interface. Most trap measurement techniques, including DLTS, require additional research and effort to distinguish each trap component. This study shows that DTLS has a sufficient potential of selecting a gate dielectric, one of the key factors in determining transistor performance and reliability.