Investigation of Novel Stacked Floating Fin Structured Gate-All-Around MOSFETs

Abstract

In this paper, a floating fin structured gate-all-around (GAA)-metal oxide semiconductor field-effect transistor (MOSFET) is proposed for lateral GAA (LGAA) technology to improve power, performance and area (PPA). The standard cell layout and the process flow for device fabrication of the proposed and conventional device are compared. The structural weakness of conventional vertically stacked GAA-MOSFETs which degrades the device performance is recognized and investigated. For an accurate verification, components of resistance and capacitance including additional outer fringe capacitance (Cside) are analyzed separately. The proposed device is able to achieve intrinsic gate propagation delay (τdelay) reduction by 18% and dynamic power (Pdyn) reduction by 30% compared to the conventional device on the fan-out (FO)3 environment. The areal evaluation shows that the standard cell size can be reduced by over 15%. Considering BEOL and FO3 load effect for predicting when the proposed device is adopted in integrated circuit, a 12% performance can be improved in the same Pdyn and a 20% can be reduced in Pdyn that can achieve the same performance compared to conventional device. In addition, it is possible to shrink the gate length of 27% and cover a wider nanosheet width while optimizing the structure and maintaining the performance. As a result, the proposed device is suitable for logic digital applications below 3-nm node technology.

본 논문에서는 미래 반도체 소자 축소화를 위해 플로팅 핀 구조의 GAA (Gall-All-Around) 금속 산화물 반도체 전계 효과 트랜지스터 (MOSFET) 가 제안되었다. 그 목적은 소자의 구동 전력을 낮추고, 성능을 향상시키며 및 면적을 감소시키는 데에 있다. 첫째, 제안 된 소자와 기존 소자의 소자 제작을 위한 표준 셀 레이아웃과 프로세스 흐름을 비교하였다. 레이아웃 면적 평가에 따르면 제안된 소자는 표준 셀 크기를 15 % 이상 줄일 수 있었다. 그와 더불어 공정 프로세스 분석 과정에서 소자 성능을 저하시키는 종래의 수직 적층형 GAA-MOSFET의 구조적 약점을 인식하였다. 둘째, 정확한 검증을 위해 추가 외부 프린지 커패시턴스를 포함한 저항 및 커패시턴스 성분을 분리하여 분석하였다. 이를 통하여 구조 변경에서 기인한 캐패시턴스 감소와 저항 증가의 원인을 찾아내었다. 셋째, 제안 된 소자와 기존 소자의 인버터 성능을 평가하였다. 제안된 소자는 fan-out 3및 메탈 배선의 저항 및 커패시턴스 부하를 고려한 환경에서 게이트 전파 지연 시간 (τdelay)을 12 %, 구동 전력 (Pdyn)을 20 % 각각 감소시킬 수 있음을 확인하였다. 마지막으로, 구조를 최적화하고 동일한 성능을 유지하면서 27 %의 게이트 길이를 줄이고 더 넓은 NS 폭을 커버 할 수 있음을 확인할 수 있었다. 또한 구동 성능을 5% 향상시키더라도 6%의 게이트 길이를 줄일 수 있음을 확인하였다. 결과적으로 제안 된 소자는 다가올 3-nm 노드 기술 이하의 로직 디지털 애플리케이션에 적용할 수 있는 대안이 될 수 있다.