Analysis of NBTI Reliability and Comparison in 3D MOSFET Devices and Parasitic Resistance Modeling

Abstract

CMOS devices have enabled sustainable scaling by changing its structure from planar MOSFETs to 3D multi-gate MOSFETs. However, a gate electric field is increased as the device size and oxide thickness are scaled down. The increased gate electric field increases the mobile carrier concentration in the channel and source/drain. Thus, this severely degrades the device reliability which causes issues such as negative bias temperature instability (NBTI), and also affects the parasitic resistance. In this thesis, the inherent characteristics of various 3D MOSFET devices are firstly compared focusing on the same condition of the parasitic components. Secondly, NBTI characteristics are investigated by changing the gate electric field and temperature conditions in 3D MOSFETs. The parasitic resistance of the extension region is newly modeled by considering the gate fringing field that varies depending on the spacer material type. The 3D MOSFET characteristics of nanowire-FETs, nanoplate-FETs (NPFETs), and FinFETs were intrinsically compared at the same areas in the metal gate and silicon channel by focusing on the same parasitic components. Since the NPFET structure has the highest effective channel width among other structures, which not only enhances the delay performance, but also improves immunity to short-channel effects. In addition, it is found that the use of a dual-k spacer with the NPFET further improves the on-state performance and could be an important solution for future next-generation devices. In the case of NBTI, the change of VT depending on the gate voltage and temperature is firstly calibrated based on 10-nm node FinFET measurement. In addition, the NBTI Reaction-Diffusion model is newly remodeled by considering the scattering rate which is dependent on the temperature. Additionally, trap components are extracted from experimental data of 10-nm node FinFETs, which indicate that the proper stress gate voltage (VGSTR) is required in order to appropriately predict the device end-of-life time. Furthermore, it is found that not only the VGSTR, but the gate work-function (WF) is also a significant factor that determines the NBTI characteristics. Based on the calibrated framework model, the NBTI characteristics of NPFETs are also studied and it is shown that that structure parameters such as channel thickness and width have significant effects on the NBTI characteristics. A new model for parasitic extension resistance is also proposed considering the effect of the spacer dielectric constant. As the spacer material is changed from low dielectric constant materials to high dielectric constant materials, more carriers are accumulated at the surface of the extension region due to the gate fringing field. The model shown in the previous study only presents the accumulated carriers by using the fitting parameter of flat-band voltage (VFB), but this model does not accurately reflect physical phenomena. The newly proposed model is developed based on the extension surface potential, which is dependent on the spacer dielectric constant. Considering this surface potential, not only the accumulated carriers, but the carrier mobility is also redefined and the accuracy of the new resistance model is validated by changing physical parameters such as doping concentration, spacer materials, width, and thickness.

CMOS 소자는 FinFET과 같이 Double gate를 갖는 3D MOSFET 구조로 변모하여 지속된 성능향상 및 소자 축소화를 이룩하며 발전해왔다. 그러나 소자 축소화에 따라 게이트 산화막 두께가 감소하면서, 게이트 전압에 의한 전계 역시 증가하게 된다. 증가된 전계는 채널 및 소스/드레인의 mobile carrier 농도 변화를 초래하고 이로 인해, 소자의 성능을 악화시키는 기생저항과 소자의 신뢰성에 영향을 끼치게 된다. 따라서 본 논문에서는 우선적으로 3D MOSFET의 동일 면적의 게이트 및 실리콘에서 소자 구조에 따른 소자의 특성들을 비교하였고, 소자의 신뢰성 중 가장 중요하게 여겨지는 Negative Bias Temperature Instability(NBTI) 특성을 10-nm node Multi-VT FinFET과 nanoplate-FET(NPFET)에서 분석하였다. 또한, 게이트 전계가 소스/드레인 사이의 절연체인 spacer 물질에 따라 달라지는 점을 고려하여 게이트 전계에 의한 기생저항 모델링을 연구하였다. 다양한 3D MOSEFT을 비교한 1장에서는 동일한 조건의 기생 저항 및 기생 커패시턴스 조건을 충족시키기 위해, 같은 면적의 메탈과 실리콘 에서 채널의 모양(nanowire-FET/FinFET/NPFET)에 따른 다양한 성능을 분석하였다. NPFET은 같은 면적의 채널에서 다른 소자에 비해 훨씬 더 큰 유효 채널 폭을 갖게 됨에 따라 게이트 커패시턴스의 면적을 증가시키게 된다. 이로 인해, 소자의 성능을 향상시킬 뿐만 아니라 단채널 효과를 효율적으로 억제할 수 있다. 이에 더하여, 단일 물질의 spacer 외에 air gap형태의 dual-k spacer를 NPFET에 적용할 경우 기존의 NPFET보다 더 높은 성능향상을 기대할 수 있으며 이는 향후 미래 소자의 성능 향상을 위한 하나의 solution이 될 수 있다. NBTI를 연구한 2장에서는 인가되는 게이트 전압에 따라 변하는 VT를 10 nm node FinFET 측정치에 TCAD 시뮬레이션으로 우선적으로 calibration 하였다. 또한, 캐리어의 산란이 온도에 따라 변한다는 점을 고려하여 NBTI 모델을 remodeling 하였다. 또한, 실제 측정된 데이터를 기반으로 NBTI의 각 trap성분들을 추출하였으며, 소자의 수명을 올바르게 예측하기 위해선 적절한 스트레스 전압(VGSTR)이 인가 되어야함을 제시하였다. calibration된 시뮬레이션 framework을 통해 NPFET의 구조에 따른 NBTI의 특징 또한 분석하였다. 기생 저항을 새롭게 모델링한 3장에서는 인가되는 게이트 전압의 전계가 spacer 물질에 따라 채널 옆의 기생 저항 영역에 해당되는 extension 부분의 축적되는 캐리어 농도가 변하는 점을 고려하여 모델링하였다. 기존의 extension 기생저항 모델은 이러한 현상을 gate 전압이 아닌 도핑 농도에 의한 평탄전압(VFB)에 대한 fitting 변수를 추가함으로써 모델링하였으나 이는 물리현상을 정확하게 반영하지 못한다는 단점이 있다. 따라서, spacer 물질의 유전율에 따라 변하는 전계를 이용하여 extension 부분의 표면 전압을 우선적으로 모델링하였고, 게이트 전압에 따라 변하는 extension 부분의 캐리어 농도 및 캐리어 이동도를 새롭게 모델링하였다. 새로운 기생저항 모델은 게이트 전압에 의한 물리현상을 정확하게 반영하는데 그 의의가 있다.