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Study on the reverse selective CMP on silicon based materials and post CMP Co surface for the contact formation in next generation Flash NAND Device : Flash NAND Device Contact 형성을 위한 역선택비 다막질 CMP 와 Co CMP 후 표면에 관한 연구

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dc.contributor.advisor김재정-
dc.contributor.author배기호-
dc.date.accessioned2020-10-13T03:02:58Z-
dc.date.available2020-10-13T03:02:58Z-
dc.date.issued2020-
dc.identifier.other000000161413-
dc.identifier.urihttps://hdl.handle.net/10371/169439-
dc.identifier.urihttp://dcollection.snu.ac.kr/common/orgView/000000161413ko_KR
dc.description학위논문 (박사) -- 서울대학교 대학원 : 공과대학 화학생물공학부, 2020. 8. 김재정.-
dc.description.abstractNand flash memory device는 pattern shrinkage의 어려움을 해결하기 위해 extreme ultraviolet lithography와 quadruple pattern 기술과 같은 고비용 기술이 도입되면서 생산 단가가 상승하였고, pattern간 전기적 간섭이 증가하면서 device 성능을 유지 또는 upgrade 하는데 어려움이 생겼다. 이를 해결하기 위해 기존 word line이 수평으로 배열된 planar 구조에서 수직으로 배열된 vertical nand flash memory의 개발 및 상용화가 되고 있다. Vertical nand flash memory의 저장 용량을 증가시키기 위해서는 word line 층을 지속적으로 100단 이상까지 늘리고 있으며, 이로 인해 채널 홀 etch 시에 상부 etch 마스크의 oxide와의 선택비 상향을 위해서 Si3N4 막으로 변경됐으며, 채널 홀을 poly-si로 채운 이후에 CMP로 poly-si와 Si3N4 막을 동시에 연마하면서 SiO2 막에서 연마를 멈출 수 있는 CMP 개발이 요구되었다. 본 연구에서는 CMP 개발을 위해서 abrasive particle의 표면 개질과 additive 연구를 통해 poly-si, Si3N4, SiO2 막의 removal rate을 각가 조절하는 방법과 pattern에서 2가지 이상의 막질이 노출되어 연마할 때, 각 막의 연마 특성에는 영향을 미치지 않으면서 pattern에서 발생하는 side effect인 erosion, dishing, edge over erosion (EOE)을 억제할 수 있는 방법에 대해서 연구하였다. 본 연구에서 가장 효과적으로 removal rate과 pattern에서의 특성 조절을 할 수 있는 방법은 cocoon type silica abrasive의 표면을 염과의 수화 반응을 통해 표면의 zeta-potential이 pH 1~12에서 negative charge를 띄게끔 조절하였으며, 특히 pH<2 에서 SiO2 표면이 negative charge, Si3N4표면을 positive charge로 조절하여 additive없이 SiO2와 Si3N4의 선택비를 30:1 이상으로 만들어 주었다. Pattern에서 EOE 발생을 제어하기 위해서는 pattern density가 급격하게 변하는 영역의 poly-silicon high density 영역에서 강한 소수성을 띄는 비이온성 계면 활성제를 사용하여 pattern 을 보호할 수 있게끔 하였으며, poly-si의 연마 속도 대비 표면에 흡착하는 속도를 빠르게 할 수 있도록 분자량을 조절하여 2가지 계면 활성제를 사용해야하는 것을 알 수 있었다. 본 연구를 통해 SiO2, Si3N4, poly-si 막의 removal rate을 조절하여 pattern 특성을 달성하기 위해서 slurry 조성을 pH 1.5, cocoon type의 45nm 크기의 silica abrasive, 분자량 차이가 있는 2가지의 비이온성 계면 활성제로 구성된 slurry를 개발하여 3D vertical nand flash에 적용했으며, pattern에서 poly-seam 생성 없이 기존 공정인 dry etch를 통한 node 분리 공정 대비 개선된 in-wafer, in-chip 산포를 확보할 수 있었다.
반도체 device 성능 향상을 위해서는 active와 배선, 배선과 배선을 연결하는 컨택의 저항을 낮춰야만 한다. 특히, pattern shrinkage에 의한 컨택의 상부 크기가 줄어들면서 비저항이 낮은 물질의 개발과 적용이 필요하게 되었으며, 본 연구에서는 텅스텐 (W)을 대체할 수 있는 코발트 (Co) CMP후 particle을 제어하기 위한 코발트 표면 산화 특성과 세정 공정에서 사용되는 착화제의 효과에 대해서 분석하고자 하였다. 코발트 산화막은 코발트 (II), 코발트 (III), 코발트 (II, III)의 형태로 존재하며, 착화제에 따라 산화 경향은 조절 가능함을 알 수 있었다. 코발트의 산화막 형태에 따라서 CMP후 파티클 (abrasive와 debris)의 흡착 정도가 변하였으며 산화막을 제어함으로써 연마과정에서의 흡착뿐만이 아니라 흡착된 파티클 또한 제거 용이한 코발트 산화막으로 제어할 수 있음을 확인하였다.
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dc.description.tableofcontentsChapter I. Introduction 1
1.1.Research Background. 1
1.2. Description of the CMP Process 9
1.2.1 Dishing, EOE and Erosion. 9
1.2.2. CMP Abrasive. 14
1.2.2.1 Silica-based slurry and silica abrasive 14
1.2.2.2 Ceria abrasive for dielectric CMP slurry 17
1.3. Surface in CMP Slurry. 26
1.3.1 Si-based substrate 26
1.3.2 Co contact 28
1.4. Control of Removal Rate in CMP. 29
1.4.1 SiO2 Removal Rate 30
1.4.2 Si3N4 Removal Rate. 31
1.4.3 Poly-Si Removal Rate 33
1.4.4 Metal Removal Rate 33
1.5. Post-polishing Cleaning Process 44
1.5.1. The necessity of Post-Polishing Cleaning Process. 44
1.5.2. Method for Cleaning Process after Polishing. 44
1.5.3. Components of Cleaning Solution after Polishing. 45
1.6. Purpose of this Study. 47
1.6.1. Si-based substrate. 47
1.6.2. Co contact CMP and post-CMP cleaning. 49

Chapter II. Experimental. 52
2.1. Abrasive. 52
2.1.1. Silica (SiO2) 52
2.1.2. Ceria (CeO2). 53
2.2. Slurry. 53
2.2.1 SiO2 stopping CMP 53
2.2.2 Poly-silicon CMP 54
2.2.3 Si3N4 CMP. 55
2.3 Pattern wafer. 60
2.3.1 In-chip uniformity: Si3N4 & SiO2 60
2.3.2 In-chip uniformity: Si3N4, SiO2 & Polysilicon 60
2.3.3 Co CMP evaluation wafer 61
2.4 Co CMP후 세정 64
2.4.1 Co 착화제 용액 조성. 64
2.4.2 Co 표면 물성 분석. 64
2.4.3 Co 표면 용해 경향 분석. 65
2.4.4 Co(II) 및 Co(II, III) 산화물 용해 경향 분석. 65
2.4.5 Co 화학적 조성 분석. 66

Chapter III. Results and Discussion. 67
3.1. Surface treatment of silica abrasive. 67
3.2. Si3N4 removal rate control. 70
3.2.1. Abrasive 영향 70
3.2.2. (Ce(NO3)3, Ce(CH3COO)3) 영향. 72
3.3. SiO2 removal rate control 79
3.3.1. Abrasive size 영향. 79
3.3.2. Abrasive 농도 영향 79
3.3.3. Abrasive 모양 영향 80
3.3.4. Abrasive 표면 zeta potential 영향. 80
3.3.5. Additive 영향성. 81
3.4. Poly-silicon removal rate control. 90
3.4.1. pH와 abrasive 영향 90
3.4.2. Additive 영향성. 91
3.5. Vertical flash memory pattern wafer 실험 결과 98
3.5.1. Pattern에서의 SiO2 막질의 연마 속도 제어. 98
3.5.2. Pattern에서의 Si3N4 막질의 연마 속도 제어 99
3.5.3. Pattern에서의 poly-silicon 막질의 연마 속도 제어 100
3.5.4. Edge over erosion (EOE)의 최소화 102
3.5.5. Erosion의 최소화 103
3.5.6. Pattern EOE 제어 103
3.6. Slurry 조성 결정. 113
3.6.1. Total Thickness Uniformity (TTU). 113
3.6.2. Defect-seam 113

Chapter IV. Co contact CMP and cleaning 121
4.1. 착화제에 따른 Co 산화 거동 분석 121
4.1.1. 산화 경로 분석. 121
4.1.2. 착화제에 따른 Co 표면 산화 거동 분석.. 122
4.2. 착화제에 따른 Co 산화막 용해 거동 분석. 129
4.2.1. 착화제 별 Co 용해 경향.. 130
4.2.2. 착화제에 따른 Co 표면 산화 전후 용해 거동 분석. 132
4.2.3. 착화제에 따른 Co(OH)2 용해 능력 분석.. 133
4.2.4. 착화제에 따른 Co3O4 용해 능력 및 표면 손상 분석. 135
4.2.5. 착화제에 따른 Co의 화학적 조성과 산화수 분석. 137
4.3. 착화제에 따른 Co CMP후 particle 분석. 147
Chapter IV. Conclusion 150
References. 154
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dc.language.isokor-
dc.publisher서울대학교 대학원-
dc.subjectCMP-
dc.subjectNand flash-
dc.subjectslurry-
dc.subject.ddc660.6-
dc.titleStudy on the reverse selective CMP on silicon based materials and post CMP Co surface for the contact formation in next generation Flash NAND Device-
dc.title.alternativeFlash NAND Device Contact 형성을 위한 역선택비 다막질 CMP 와 Co CMP 후 표면에 관한 연구-
dc.typeThesis-
dc.typeDissertation-
dc.contributor.department공과대학 화학생물공학부-
dc.description.degreeDoctor-
dc.date.awarded2020-08-
dc.identifier.uciI804:11032-000000161413-
dc.identifier.holdings000000000043▲000000000048▲000000161413▲-
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